特許
J-GLOBAL ID：200903023634791006
主記憶制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-271539
公開番号（公開出願番号）：特開平6-119236
出願日： 1992年10月09日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】 同一ロウ・アドレス内にアクセスする書込コマンドが連続してきた場合に、ブロック書込コマンドに変換して実行することで、メモリの使用期間を短くする。【構成】 プロセッサが同一ロウ・アドレスをアクセスする書込コマンドを出力した時に、アドレス比較回路7がロウ・アドレスが一致していると判断すると、データバッファ回路1aとアドレスバッファ回路2aとコマンドバッファ回路3aは、それぞれデータとアドレスとコマンドとをホールドする。バッファが一杯になるとコマンド変換回路9はブロック書込コマンドに変換する。又、アクセス制御回路10がブロック書込が可能な制御信号をメモリモジュールに出力すると同時に、データ選択回路4,アドレス選択回路5は、それぞれ書込データと書込アドレスをバッファに格納されていた順にメモリモジュールに出力する。
請求項（抜粋）：
ロウ・アドレス及びカラム・アドレスを与えることにより任意のアドレスをアクセスすることが可能なDRAMで構成されているメモリモジュールと、ホールド信号によりプロセッサからの書込データ及び書込アドレス及び書込コマンドを各々1ワード格納するバッファを有し、バッファが一杯になると飽和信号を出力するデータ,アドレス,コマンドバッファ回路と、選択信号により前記プロセッサからの書込データか前記データバッファ回路からの書込データかを選択するデータ選択回路と、前記選択信号により前記プロセッサからのアドレスか前記アドレスバッファ回路からの書込アドレスかを選択するアドレス選択回路と、前記選択信号により前記プロセッサからのコマンドか前記コマンドバッファ回路からの書込コマンドかもしくはコマンド変換回路からの書込コマンドかの何れかを選択するコマンド選択回路と、前記プロセッサからのアドレスと前記アドレスバッファ回路に格納されている書込アドレスとのロウ・アドレスの一致を検出するアドレス比較回路と、コマンド変換指示信号により前記コマンドバッファ回路からの書込コマンドを2ワード連続書込コマンドに変換するコマンド変換回路と、前記コマンド選択回路から出力される書込コマンドによりメモリモジュールのアクセス制御信号を生成するアクセス制御回路と、前記各バッファ回路からの飽和信号及び前記アドレス比較回路からの一致比較結果及び前記プロセッサからのコマンドより前記各バッファ回路,各選択回路及びコマンド変換回路へ前記ホールド信号,選択信号,コマンド変換指示信号を発生するバッファ制御回路とを備え、前記バッファ制御回路が、バッファが空いている時は書込コマンドを格納し、書込コマンド格納後に出力されたコマンドが書込コマンドでロウ・アドレスが一致しているならば、2ワード連続書込が可能なアクセス制御信号をメモリモジュールに出力するが、ロウ・アドレスが不一致ならば初めに格納されていた書込コマンドを実行後、次コマンドの書込コマンドと書込アドレスと書込データとを前記各バッファ回路に格納し、一方、書込コマンド格納後に出力されたコマンドが読出コマンドの場合は、格納されていた書込コマンドを実行後、読出コマンドを実行させるように制御することを特徴とする主記憶制御回路。
IPC (3件)：
G06F 12/02 550
, G06F 12/00 562
, G11C 11/401
