特許
J-GLOBAL ID：200903023641315473
炭化シリコンLOCOS縦形MOSFETの作成方法とそのデバイス
発明者：
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出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-179692
公開番号（公開出願番号）：特開平7-045830
出願日： 1994年07月08日
公開日（公表日）： 1995年02月14日
要約：
【要約】 (修正有)【目的】 難しい拡散やイオン注入および湿式エッチングの段階を必要とせず、炭化シリコンから容易にLOCOS縦型MOSFETを形成する方法を提供する。【構成】 炭化シリコン基板55上に形成されたLOCOS炭化シリコン縦形MOSFETであって、注入および拡散による電極規定の代わりに、種々のトランジスタ電極83,85,87を規定するエピタキシャル層57,59,60の部分を有する。炭化シリコン内での拡散速度が遅いために、LOCOS75の動作はドーピングされたエピタキシャル層が形成された後で実行することができる。
請求項（抜粋）：
炭化シリコンLOCOS縦形FET(50)を作成する方法であって:表面をもつ第1導電型の炭化シリコン基板(55)を設ける段階;前記基板の表面上に第1導電型の第1エピタキシャル層(57)を形成する段階であって、このエピタキシャル層が前記基板に比べて比較的低濃度にドーピングされており、表面を有するエピタキシャル層である段階;前記第1エピタキシャル層の表面上に第2導電型の第2エピタキシャル層(59)を形成する段階;前記第2エピタキシャル層の表面に隣接して第1導電型の比較的薄い層(60)を形成する段階;前記の比較的薄い層と前記第2エピタキシャル層の一部に、前記の比較的薄い層の表面から開口部(70)を形成する段階;前記開口部内に、厚いLOCOS層(75)を成長させる段階であって、この厚いLOCOS層が充分な厚みを持ち、前記第2エピタキシャル層を貫通して前記第1エピタキシャル層と連通し、ゲート領域(65)を規定する段階;前記ゲート領域の上部にゲート接触(83)を形成する段階;ソース領域を規定する段階;および前記の規定されたソース領域上に前記の比較的薄い層(60)と接してソース接触(85)を形成する段階;によって構成されることを特徴とする方法。
FI (2件)：
H01L 29/78 321 B
, H01L 29/78 321 V
