特許
J-GLOBAL ID：200903023666954500
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-058434
公開番号（公開出願番号）：特開平8-255766
出願日： 1995年03月17日
公開日（公表日）： 1996年10月01日
要約：
【要約】【目的】 熱処理時のサリサイド層の這い上がりによるゲートと拡散層とのショートを防止すること。【構成】 図1(a)の第1工程にて、Si基板1表面にPoly-Si層3とオフセット膜4とを順次積層し、この積層体をゲート5にパターン化する。図1(b)の第2工程にてゲート5の側壁部に、オフセット膜4とはエッチング速度の異なる絶縁材料からなるサイドウォール7を形成する。図1(c)の第3工程にてSi基板1にS/D拡散層8を形成し、図1(d)の第4工程にてオフセット膜4を除去する。図1(e)の第5工程にて高融点金属の層9を形成した後、S/D拡散層8位置のSi基板1、Poly-Si層3のそれぞれと高融点金属の層9とをシリサイド化反応させてサリサイド層10を形成する(図1(f))。図1(g)の第6工程にて、シリサイド化反応させなかった高融点金属の層9を除去する。
請求項（抜粋）：
シリコン系材料からなる基体表面に、シリコン系材料層とオフセット膜とを順次積層した後、この積層体をゲートにパターン化する第1工程と、前記オフセット膜とはエッチング速度の異なる絶縁材料の層を前記ゲートを覆う状態で前記基体上に形成した後、エッチングによってゲートの側壁部に前記絶縁材料からなるサイドウォールを形成する第2工程と、前記基体における前記サイドウォールの両側位置にそれぞれソース・ドレイン拡散層を形成する第3工程と、エッチングによって前記オフセット膜を除去する第4工程と、前記サイドウォール表面と前記シリコン系材料層上とを覆う状態で前記ソース・ドレイン拡散層位置の基体上に高融点金属の層または高融点金属化合物の層を形成した後、前記ソース・ドレイン拡散層位置の基体、前記シリコン系材料層のそれぞれと前記高融点金属の層または高融点金属化合物の層とをシリサイド化反応させる第5工程と、該第5工程でシリサイド化反応させなかった高融点金属の層または高融点金属化合物の層を除去する第6工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/28 301
, H01L 21/28
, H01L 29/78
, H01L 21/336
H01L 21/28 301 D
, H01L 21/28 301 T
, H01L 29/78 301 P
