特許
J-GLOBAL ID：200903023723480855
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-018162
公開番号（公開出願番号）：特開平8-213459
出願日： 1995年02月06日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 スルーホールに於ける電気的接続不良と過度な電流密度を抑制する半導体装置及びその製造方法を得る。【構成】 下層絶縁膜1上に形成された下層金属配線2と下層金属配線2の上方に形成された上層金属配線5とが、金属プラグ4の側面の一部が上層金属配線5に接合された状態で、電気的に接続され、下層絶縁膜1上に上層金属配線5が埋没するまで層間絶縁膜3が形成されている。【効果】 金属プラグ形成時に発生する金属プラグと下層金属配線の電気的接続不良を防止し、金属プラグと上層金属配線の接触部における電流密度の上昇を抑制できる。
請求項（抜粋）：
多層配線構造を有する半導体装置であって、上層金属配線と、前記上層金属配線の下層に形成された下層金属配線と、前記上層金属配線と前記下層金属配線とを電気的に接続する金属プラグと、を備え、前記金属プラグは、該金属プラグの側面の一部のみが前記上層金属配線に接続されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768
, H01L 21/3205
H01L 21/90 B
, H01L 21/88 K
