特許
J-GLOBAL ID：200903023788637484
平面化相互接続層を構成する方法と半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-208907
公開番号（公開出願番号）：特開平8-069999
出願日： 1995年08月16日
公開日（公表日）： 1996年03月12日
要約：
【要約】【課題】 半導体装置の誘電体平面化を改善する。【解決手段】 すき間充填誘電体層34(これは一体のシード層を含むことが好ましい)を最初に導体22,24,26の上にデポジットする。層34は高密度プラズマ(HDP)二酸化シリコンのデポジッションであることが好ましく、これは24,26に示す様な縦横比の大きい導体を平面化するが、22に示す様な縦横比の小さい導体を必ずしも平面化しない。好ましくはすき間充填層よりも研磨が一層早く進む誘電体研磨層40を層34の上にデポジットすることができる。研磨層は、例えばTEOSのプラズマ強化化学反応気相成長によって形成することができる。最後に、化学的-機械的な研磨過程を使って、研磨時間を最短にすると共に高度に平面化された構造をつくる様な形で、誘電体の積重ねを平面化する。
請求項（抜粋）：
縦横比の大きい導体及び小さい導体の両方を持つ半導体基板上に平面化相互接続層を構成する方法に於て、前記基板上に形成されたパターンぎめした導体の層を設け、該パターンぎめした導体は前記基板より上方に予定の導体の厚さまでデポジットされ、前記導体及び前記基板の上に略同形の誘電体シード層をデポジットし、シリコン含有成分、酸素含有成分及び不活性成分で構成されたガス混合物を用いて、同時のCVD及び直流バイアス・スパッタリングによって前記誘電体シード層の上に誘電体すき間充填層をデポジットし、該すき間充填層は、該すき間充填層が前記縦横比の大きい導体の上にデポジットされる時の少なくとも1.5倍の厚さに前記縦横比の小さい導体の上にデポジットされ、PETEOS,BPSG,BSG,PSG,酸化シラン及びその組合せからなる群から選ばれた材料で構成される同形の誘電体研磨層を前記すき間充填層の上にデポジットし、前記基板の上面を化学的-機械的な研磨過程によって研磨して、前記導体の頂部より前記導体の厚さの少なくとも50%上方にある略平面状の誘電体上面を設ける工程を含み、こうして所望の最終的な誘電体の厚さ及び平面度を達成するのに要するデポジッションの厚さ並びに研磨時間を減少並びに短縮する方法。
IPC (2件)：
引用特許：
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