特許

J-GLOBAL ID：200903023810677924

不揮発性半導体記憶装置及びその製造方法

発明者： 渡辺 寿治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-052673
公開番号（公開出願番号）：特開2000-252448
出願日： 1999年03月01日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】ソース線を挟んだワード線間隔を最小サイズにすることができ、ソース線の抵抗上昇などの問題が生じないトレンチ型素子分離を用いた不揮発性半導体記憶装置を提供する。【解決手段】半導体基板2上の活性領域を画定するようにトレンチ素子分離領域16が形成され、トレンチ素子分離領域16に挟まれるようにドレイン拡散層が形成される。活性領域上には第1のゲート絶縁膜18を介して活性領域に容量結合する電荷蓄積層20が形成され、電荷蓄積層20上には第2のゲート絶縁膜22を介して電荷蓄積層20に容量結合する制御ゲート24が形成され、制御ゲート24に対してドレイン拡散層の反対側にはソース拡散層8が形成される。そして、トレンチ素子分離領域16のソース拡散層8側のエッジは、電荷蓄積層20及び制御ゲート24のエッジとほぼ一致しており、ソース拡散層8は半導体基板2内に屈曲することなく平面状に形成される。

請求項（抜粋）：

半導体基板に活性領域を画定するように形成された複数のトレンチ素子分離領域と、前記トレンチ素子分離領域に挟まれるように前記活性領域に形成され、前記半導体基板の導電型と逆導電型のドレイン領域と、前記活性領域上に前記活性領域と容量結合するように形成された電荷蓄積層と、前記電荷蓄積層上に前記電荷蓄積層と容量結合するように形成された制御ゲートと、前記制御ゲートに対して前記ドレイン領域の反対側で前記制御ゲートに並行するように形成され、前記半導体基板の導電型と逆導電型のソース領域とを具備し、前記トレンチ素子分離領域の前記ソース領域と対向するエッジが前記電荷蓄積層の下面のエッジと略一致しており、前記ソース領域が前記半導体基板内で実質的に平面状に形成されていることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

Fターム (36件)：

5F001AA23 ,  5F001AB02 ,  5F001AC03 ,  5F001AD19 ,  5F001AD41 ,  5F001AD52 ,  5F001AD53 ,  5F001AD60 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AG07 ,  5F001AG10 ,  5F001AG28 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083EP77 ,  5F083ER02 ,  5F083ER05 ,  5F083ER14 ,  5F083ER16 ,  5F083ER22 ,  5F083GA02 ,  5F083GA09 ,  5F083JA35 ,  5F083KA11 ,  5F083KA14 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083PR06 ,  5F083PR07 ,  5F083PR29 ,  5F083PR40