特許

J-GLOBAL ID：200903023817670151

半導体装置及びその製造方法

発明者： 氷見 啓明 ,  山口 仁 ,  望月 康広
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-200604
公開番号（公開出願番号）：特開平8-064686
出願日： 1994年08月25日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 耐圧の確保とオン抵抗の低減を同時に達成できる半導体装置、及びその製造方法を得ることである。【構成】 素子形成側となるN型半導体基板11(第1半導体基板)と支持基板となるP型半導体基板12(第2半導体基板)とが直接接合され、かつその直接接合領域の接合界面216には、接合界面216を挟んでその両側に、P型の高濃度層のドーピング層202(ドーピング層)が形成されている。そして本実施例においては、N型半導体基板11とP型半導体基板12とで形成された部分SOI基板の直接接合領域200に横型DMOS201が形成され、また、このドーピング層202と素子形成基板であるN型半導体基板11との間に形成されるPN接合界面203に到達するようにソース拡散層204(ウェル領域)が形成されている。

請求項（抜粋）：

接合界面から素子形成用主面まで所定の厚さに研磨された第1導電型の第1半導体基板と、前記第1半導体基板と前記接合界面にてPN接合を形成するように接合されるとともに、第2導電型の第2半導体基板と、前記第1半導体基板の前記接合界面に、前記接合界面を挟んで両側に形成された、第2導電型で前記第2半導体基板よりも高い不純物濃度のドーピング層と、前記第1半導体基板における前記素子形成用主面側から前記ドーピング層に達するように形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ウェル領域と前記ソース領域とに接続されたソース電極と、前記第1半導体基板に接続されたドレイン電極と、前記ウェル領域内における、前記ソース領域と前記ドレイン電極との間にチャネルを形成させるように、前記第1半導体基板の素子形成用主面上に絶縁膜を介して形成されたゲート電極とを備えることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/76 ,  H01L 29/78

FI (3件)：

H01L 27/08 102 A ,  H01L 21/76 L ,  H01L 29/78 301 W