特許

J-GLOBAL ID：200903023845782593

行セルフ識別隠れ式リフレッシュ回路及び方法

発明者： 黄 弘一 ,  林 建宏
出願人/特許権者： 財団法人工業技術研究院
代理人 (1件)： 福田 武通 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-184502
公開番号（公開出願番号）：特開2001-035149
出願日： 1999年06月30日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 不適当なシステムクロックが原因のデータロスや余分なエネルギー消費を防ぐことができるようにする。【解決手段】 複数個のラッチ可能なバースト要素LBUを含有し、該バースト要素LBUがセレクタ30、複数個の遅延素子321 〜324 、及び状態レコーダ34を各々備えているような、ラッチ可能なバーストアレイ24を含有し、前記セレクタ30は、状態レコーダ34が記録した状態に基づき選択的にリフレッシュパルスを出力し、リフレッシュパルスは、遅延素子321 〜324 を通して順次遅延され、擬似SRAMの複数行をリフレッシュし、状態レコーダ34は、リフレッシュパルスが遅延素子321 〜324 に入る前に第1の状態を記録し、リフレッシュパルスが遅延素子321 〜324 を後にした後に第2の状態を記録する、擬似SRAMをリフレッシュするための行セルフ識別隠れ式リフレッシュ回路である。

請求項（抜粋）：

複数個のラッチ可能なバースト要素を含有し、該バースト要素がセレクタ、複数個の遅延素子、及び状態レコーダを各々備えているような、ラッチ可能なバーストアレイを含有し、前記セレクタは、前記状態レコーダが記録した状態に基づき選択的にリフレッシュパルスを出力し、前記リフレッシュパルスは、前記遅延素子を通して順次遅延され、擬似SRAMの複数行をリフレッシュし、前記状態レコーダは、前記リフレッシュパルスが前記遅延素子に入る前に第1の状態を記録し、前記リフレッシュパルスが前記遅延素子を後にした後に第2の状態を記録する、擬似SRAMをリフレッシュするための行セルフ識別隠れ式リフレッシュ回路。

FI (2件)：

G11C 11/34 363 M ,  G11C 11/34 371 J

Fターム (12件)：

5B024AA01 ,  5B024BA13 ,  5B024BA20 ,  5B024BA21 ,  5B024BA23 ,  5B024CA07 ,  5B024DA03 ,  5B024DA08 ,  5B024DA10 ,  5B024DA11 ,  5B024DA16 ,  5B024DA18