特許
J-GLOBAL ID：200903023865289478
クロック信号抽出回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-040108
公開番号（公開出願番号）：特開2001-230765
出願日： 2000年02月17日
公開日（公表日）： 2001年08月24日
要約：
【要約】【課題】 高速のデバイスを使用することなく、しかも少ないクロック歪みで安定に位相補正動作を行うことができる、クロック信号抽出回路を提供する。【解決手段】 今、1/8遅延クロック信号L1が抽出クロックC2として選択出力された状態で、抽出クロックC2より位相の遅れた受信データが入力されると、エッジ検出回路52の出力によりアップダウンカウンタ2がアップカウントされ、8チャンネルセレクタ3は、クロック周期の1/8だけ遅延した2/8遅延クロック信号L2を選択出力する。次の受信データの位相がまだ遅れていた場合、再度アップカウントが行われ、8チャンネルセレクタ3は、更にクロック周期の1/8だけ遅延した3/8遅延クロック信号L3を選択出力する。以降、同様に位相補正が行われ、受信データと抽出クロックは理想的な位相状態となる。
請求項（抜粋）：
所定の伝送速度で入力される受信データの信号波形のエッジを検出するエッジ検出手段と、前記所定の伝送速度と等しい周波数のソースクロックを発生するソースクロック発生手段とを具備することにより、前記受信データからクロック信号を抽出するクロック信号抽出回路であって、前記エッジ検出手段の出力と前記抽出クロック信号との位相比較を行い、位相の進み、遅れに対応した信号を発生する位相比較手段と、前記位相比較手段の出力で計数方向が制御され、かつ前記エッジ検出手段の出力の計数を行う計数手段と、前記ソースクロックを受信して、該ソースクロックに対する各々の位相遅延時間を有する複数のクロックを発生する遅延クロック発生手段と、前記遅延クロック発生手段の発生する複数のクロックの1つを、前記計数手段の出力により選択して、前記抽出クロック信号として出力端子から出力する選択手段と、を具備することを特徴とするクロック信号抽出回路。
IPC (2件)：
FI (2件)：
H04L 7/02 Z
, H03L 7/06 J
5J106AA05
, 5J106CC03
, 5J106CC21
, 5J106CC58
, 5J106DD09
, 5J106DD19
, 5J106DD26
, 5J106FF02
, 5J106GG14
, 5J106HH02
, 5J106KK12
, 5J106KK26
, 5J106KK37
, 5J106KK39
, 5K047AA03
, 5K047GG08
, 5K047GG24
, 5K047GG29
, 5K047MM36
, 5K047MM49
, 5K047MM56
, 5K047MM63
