特許

J-GLOBAL ID：200903023895579349

伝送リンクテストシステム

発明者： ディディエ レピトレ
出願人/特許権者： フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
代理人 (1件)： 伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-043371
公開番号（公開出願番号）：特開平8-293901
出願日： 1996年02月29日
公開日（公表日）： 1996年11月05日
要約：

【要約】【課題】 再同期過程を行わせることなくこのループバックを行うことが出来る伝送リンクテストシステムを提供することを目的とする。【解決手段】 第1及び第2の端末(1,2)とよりなり、第1の端末装置(1)はテストシーケンスを伝送する伝送装置(10)に結合され、第2の端末(2)はユーザ回路(50)に接続される入力アクセス(20)及び出力アクセス(21)を有し、第2の端末装置は、上記入力アクセスに供給されるデータのタイミングを決定する第1のクロック(25)と;入力アクセスで受信されるデータのタイミングを決定する第2のクロック(26)と;入力及び出力アクセス(20,21)を接続するループバック回路(30-55-31)とよりなり、更にテストの間に使用され上記クロックを同期させるために手段(60,...)が設けられ、ループバック回路は伝送及び受信クロックが同期されている間にテストシーケンスの少なくとも一部分を記憶するメモリ装置(55)よりなる。

請求項（抜粋）：

第1の端末装置はテストシーケンスを送信する送信装置に結合され、端末装置を接続する伝送媒体が設けられ、ユーザ回路に接続される入力アクセス及び出力アクセスを有する第2の端末装置は:上記入力アクセスに供給されるデータのタイミングを決定する第1のクロックと;入力アクセスに受信されるデータのタイミングを決定する第2のクロックと;上記入力及び出力アクセスを接続するループバック回路とよりなり、少なくとも第1及び第2の端末装置よりなる伝送リンクをテストするシステムであって、上記クロックを同期させるテストの間に使用される手段が設けられ、上記ループバック回路は送信及び受信クロックが同期させられている間にテストシーケンスの少なくとも一部分を記憶するメモリ装置よりなることを特徴とするテストシステム。

IPC (3件)：

H04L 29/14 ,  H04L 7/00 ,  H04M 11/00 302

FI (3件)：

H04L 13/00 315 A ,  H04L 7/00 Z ,  H04M 11/00 302