特許
J-GLOBAL ID：200903023958809021
時間計数回路及びPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-268281
公開番号（公開出願番号）：特開平10-111369
出願日： 1996年10月09日
公開日（公表日）： 1998年04月28日
要約：
【要約】【課題】 時間計数回路において、電源電圧変動等による影響を緩和して高精度な時間測定を実現可能にする。【解決手段】リング状に接続された奇数個のインバータからなり発振するインバータリング3の発振周波数は、フェーズロックループ(PLL)によって安定制御されている。第1のフリップフロップ列5は測定対象のパルス信号の遷移のタイミングでインバータリング3の出力信号を保持し、この信号を基に第1のエンコーダ8及び第1の信号処理回路9によってパルス間隔を表す時間データが演算される。第2のフリップフロップ列17はPLL制御の基準となる基準クロック信号の遷移のタイミングでインバータリング3の出力信号を保持し、この信号を基に第2のエンコーダ19及び第2の信号処理回路20によってインバータリング3の発振周波数のずれを表す補正用データが演算され、この補正用データを用いて前記時間データが補正される。
請求項（抜粋）：
リング状に接続された複数の遅延回路からなり,発振によって信号の遷移が循環する遅延回路リングを備え、測定対象のパルス信号の遷移のタイミングにおける前記遅延回路リングの各遅延回路の出力信号を基にして、前記測定対象のパルス信号のパルス間隔等を表す時間データを演算する時間計数回路において、周波数が一定である基準クロック信号を基準にして前記遅延回路リングの発振周波数を安定制御するPLL(フェーズロックループ)が構成されており、前記基準クロック信号の遷移のタイミングにおける前記遅延回路リングの各遅延回路の出力信号を基にして前記時間データの補正に用いる補正用データを演算し、演算した補正用データを用いて前記時間データを補正することを特徴とする時間計数回路。
IPC (4件)：
G04F 10/06
, G01R 29/02
, H03K 3/03
, H03L 1/00
G04F 10/06
, G01R 29/02 J
, H03K 3/03
, H03L 1/00
