特許
J-GLOBAL ID：200903024001373309
半導体装置とその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-260133
公開番号（公開出願番号）：特開2001-196578
出願日： 2000年08月30日
公開日（公表日）： 2001年07月19日
要約：
【要約】【課題】 高耐圧MOSトランジスタの改良技術。【解決手段】 P型ウエル2上にゲート酸化膜9を介して形成されるゲート電極16と、このゲート電極16の一端部に隣接するように形成される高濃度のN+型ソース層12と、前記ゲート電極16の他端部から離間されて形成される高濃度のN+型ドレイン層12と、当該ゲート電極16下方に形成されるP型ボディ層14と、前記ゲート電極16下方から前記高濃度のN+型ドレイン層12にかけて、少なくとも前記ゲート電極16下では浅く、かつドレイン層12近傍では深く形成される低濃度のN-型ドレイン層10とを具備したことを特徴とする。
請求項（抜粋）：
一導電型の半導体層に形成される高濃度の逆導電型ソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置において、前記低濃度の逆導電型ドレイン層が少なくとも前記ゲート電極下では浅く、かつ前記ドレイン層近傍では深く形成され、前記一導電型のボディ層が前記ゲート電極下にのみ形成されていることを特徴とする半導体装置。
Fターム (14件)：
5F040DA12
, 5F040DA22
, 5F040DC01
, 5F040EB01
, 5F040EC01
, 5F040EC07
, 5F040EC13
, 5F040ED09
, 5F040EE05
, 5F040EF13
, 5F040EF18
, 5F040EK01
, 5F040EM02
, 5F040EM03
