特許
J-GLOBAL ID：200903024016189946
電源安定化回路および電源安定化回路を備えたPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
笹岡 茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-181707
公開番号（公開出願番号）：特開平11-015541
出願日： 1997年06月23日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 通常のデジタル信号処理用の半導体集積回路チップ内に設けるための電源安定化回路であり、急激な電源電圧変動を避けなければならない回路(PLL回路内の電圧制御発振器等)に安定電源を供給する回路を提供する。【解決手段】 外部から供給される電源の高電位側170と低電位側160の間に基準電圧173を発生する基準電圧発生回路120を接続し、高電位側170と負荷回路110との間に直列に挿入されたPチャネル型MOSトランジスタ100を接続し、上記負荷回路110にかかる電圧171を上記基準電圧173と比較する電圧比較回路130を設け、該電圧比較回路130の出力をPチャネル型MOSトランジスタ100のゲートに供給し、該MOSトランジスタ100を制御することにより、負荷回路110にかかる電圧を一定に保つ。上記基準電圧発生回路120は、抵抗分圧回路121および122とローパスフィルタ123および124により構成する。
請求項（抜粋）：
外部から供給される電源を使って基準電圧を発生する基準電圧発生回路と、前記外部から供給される電源と負荷回路との間に直列に挿入されるトランジスタと、前記負荷回路にかかる電圧を前記基準電圧と比較する電圧比較回路を備え、前記電圧比較回路の比較結果に応じて前記トランジスタを制御することにより、前記負荷回路にかかる電圧を一定に保つように構成された電源安定化回路であって、前記基準電圧発生回路と、前記負荷回路と、前記直列に挿入されるトランジスタと、前記電圧比較回路は、通常の半導体集積回路チップ内に該チップ内の他の回路と共に搭載され、前記直列に挿入されるトランジスタは、前記外部から供給される電源の高電位側と前記負荷回路の間に挿入されたPチャネル型のMOSトランジスタ、または、前記外部から供給される電源の低電位側と前記負荷回路の間に挿入されたNチャネル型のMOSトランジスタであり、前記電圧比較回路の出力は前記MOSトランジスタのゲートに供給されることを特徴とする電源安定化回路。
IPC (4件)：
G05F 1/56 310
, H01L 27/04
, H01L 21/822
, H03L 7/08
G05F 1/56 310 P
, H01L 27/04 B
, H01L 27/04 D
, H03L 7/08 Z
