特許

J-GLOBAL ID：200903024022614497

半導体集積回路装置の製造方法

発明者： 菊島 健一 ,  大塚 文雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-235340
公開番号（公開出願番号）：特開平10-079505
出願日： 1996年09月05日
公開日（公表日）： 1998年03月24日
要約：

【要約】【課題】 MISFETを微細化した場合でも、ソース領域に配線を接続するための接続孔とドレイン領域に配線を接続するための接続孔とが短絡しないようにする。【解決手段】 MISFETのソース領域からドレイン領域にまたがる接続孔12を形成した後、TiN膜15およびW膜16を堆積し、それらを化学的機械研磨(CMP)法で研磨して接続孔12の内部以外の領域のTiN膜15およびW膜16を除去することにより、接続孔12に埋め込まれたTiN膜15およびW膜16は、ソース領域側とドレイン領域側とがゲート電極8上の窒化シリコン膜7によって互いに分離される。

請求項（抜粋）：

MISFETを有する半導体集積回路装置の製造方法であって、(a)半導体基板上にMISFETのゲート電極材料を堆積し、次いで前記ゲート電極材料の上部に第1絶縁膜を堆積した後、前記第1絶縁膜および前記ゲート電極材料をエッチングしてゲート電極を形成する工程、(b)前記半導体基板に不純物をイオン打ち込みして前記MISFETのソース領域、ドレイン領域を形成した後、または前記ソース領域、ドレイン領域を形成する工程に先立って、前記ゲート電極の側壁に前記第1絶縁膜からなるサイドウォールスペーサを形成する工程、(c)前記半導体基板上に前記第1絶縁膜とはエッチング速度が異なる第2絶縁膜を堆積した後、前記第2絶縁膜を平坦化すると共に、前記ゲート電極の上部の前記第1絶縁膜を露出させる工程、(d)前記第2絶縁膜をエッチングして、前記ソース領域から前記ドレイン領域にまたがる第1接続孔を形成する工程、(e)前記半導体基板上に第1導電膜を堆積した後、前記第1接続孔の内部以外の領域の前記第1導電膜を除去すると共に、前記ゲート電極の上部の前記第1絶縁膜を露出させることにより、前記ソース領域の上部の前記第1導電膜と前記ドレイン領域の上部の前記第1導電膜とを前記ゲート電極の上部の前記第1絶縁膜を介して互いに分離する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/768 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11

FI (4件)：

H01L 29/78 301 X ,  H01L 21/90 C ,  H01L 27/08 321 E ,  H01L 27/10 381