特許
J-GLOBAL ID：200903024040626125
新規なプログラミング方式の高密度EEPROMセルアレイ及び製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-128616
公開番号（公開出願番号）：特開平6-085282
出願日： 1993年05月31日
公開日（公表日）： 1994年03月25日
要約：
【要約】 (修正有)【構成】 高密度EEPROMセルにおいて、P型ウェル(12)に二つのフィールド酸化膜(FOX1)領域、P型アクティブデバイス領域、P型チャネル領域を画定し、ビットラインのそれぞれの上側に二つの別のフィールド酸化膜(FOX2)領域(20)を形成し、ゲート酸化膜層をFOX2領域の間でP型ウェル領域上に形成し、ゲート酸化膜にトンネル酸化膜(24)のウィンドウを画定し、多結晶シリコン層(26)をゲート酸化膜上に形成してフローティングゲートを画定し、その上にONO層(28)を形成し、最後に多結晶シリコン/タングステンシリサイドの層をONO上に形成してコントロールゲートを画定する。【効果】 EEPROMセルに個別のアクセストランジスタを必要とせず、セル全体の大きさを減少させることができる。
請求項（抜粋）：
P型導電性の半導体材料に電気的消去可能/プログラム可能読み出し専用メモリ(EEPROM)セルを製造する方法であって、(a)P型半導体材料に第一及び第二の間隔を置いた第一フィールド酸化膜(FOX1)領域を形成してそれらの間にP型アクティブデバイス領域を画定し、(b)第一及び第二のFOX1領域のそれぞれに隣接して、P型半導体材料にN型導電性の第一及び第二の間隔を置いたビットラインを形成して、第一及び第二のビットラインがそれらの間にP型チャネル領域を画定するようにし、(c)第一及び第二のFOX1領域のそれぞれに隣接し、また第一及び第二のビットラインのそれぞれの上に横たわって第一及び第二の間隔を置いた第二フィールド酸化膜(FOX2)領域を形成し、(d)第一及び第二のFOX2領域の間のP型半導体材料上にゲート誘電体材料の層を形成し、(e)ゲート誘電体材料中にトンネル誘電体材料のウィンドウを、該トンネル誘電体材料の厚みがゲート誘電体材料の厚みよりも小さいようにして画定し、(f)第一の導電性材料の層をゲート誘電体材料上に、且つトンネル誘電体材料を越えてトンネルウィンドウ内へと延びるよう形成して、EEPROMセルのフローティングゲートを画定し、(g)フローティングゲート上に中間誘電体材料層を形成し、及び(h)中間誘電体材料層上に第二の導電性材料の層を形成してEEPROMセルのコントロールゲートを画定することからなる方法。
IPC (3件)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
