特許
J-GLOBAL ID：200903024105664623
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-194899
公開番号（公開出願番号）：特開平9-045796
出願日： 1995年07月31日
公開日（公表日）： 1997年02月14日
要約：
【要約】【課題】 メモリセルサイズの縮小が可能であるとともに電気的アンバランスを解消し得る半導体記憶装置を提供する。【解決手段】 ドライバトランジスタQ3,Q4および負荷トランジスタQ5,Q6のゲート電極3a,3bと、アクセストランジスタQ1,Q2のゲート電極を兼ねるワード線9aとを、それぞれ第1ポリシリコン層と第2ポリシリコン層(第2ポリサイド層)との別の層によって構成する。また、セル電流経路I1およびI2に、ビット線コンタクトおよびGNDコンタクト以外のコンタクト部を形成しない。
請求項（抜粋）：
メモリセル領域に位置する半導体基板の主表面に、2つの駆動トランジスタと2つのアクセストランジスタと2つの負荷トランジスタとが形成される半導体記憶装置であって、前記ドライバトランジスタのゲート電極と前記負荷トランジスタのゲート電極とを構成し、少なくとも第1のポリシリコン層を含む第1の導電層と、前記アクセストランジスタのゲート電極を兼ねるワード線と、電源配線と、前記駆動トランジスタおよびアクセストランジスタを構成する第1導電型トランジスタの活性領域と前記負荷トランジスタを構成する第2導電型トランジスタの活性領域とを接続するための接続配線とを構成し、少なくとも第2のポリシリコン層を含む第2の導電層とを備えた、半導体記憶装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
