特許

J-GLOBAL ID：200903024115580185

画像処理装置

発明者： 今村 義彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-287914
公開番号（公開出願番号）：特開2001-109443
出願日： 1999年10月08日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 小規模な回路構成で、画像データの描画周波数の変換を高品質に行うことができる画像処理方法を提供する。【解決手段】 書き込み速度が読み出し速度より速い場合に、第1のバッファメモリ50および第2のバッファメモリ51への書き込みが終了したタイミングで、読み出し動作が同じバッファメモリに対して行われている場合には、次にフレームデータを書き込むバッファメモリを切り替える。一方、当該タイミングで、読みだし動作が異なるバッファメモリに対して行われている場合には次のフレームデータを引き続き同じバッファメモリに書き込む。読み出し動作は、各フレームデータについて第1のバッファメモリ50と第2のバッファメモリ51とに交互に行う。

請求項（抜粋）：

第1の描画周波数で描画されるフレームあるいはフィールド単位の一連の画像ブロックからなる画像データから、前記第1の描画周波数より低い第2の描画周波数で描画されるフレームあるいはフィールド単位の一連の画像ブロックからなる画像データを得る画像処理装置において、前記画像データを記憶する第1の記憶回路と、前記画像データを記憶する第2の記憶回路と、前記第1の記憶回路および前記第2の記憶回路から交互に、前記第2の画像周波数に応じた速度で前記画像ブロックを読み出す読み出し制御回路と、前記第1の記憶回路および前記第2の記憶回路のいずれか一方に対して前記第1の画像周波数に応じた速度で前記画像ブロックを書き込み、前記画像ブロックの書き込みが終了するタイミングでの当該書き込みが前記画像ブロックの読み出しと同じ前記第1の記憶回路および前記第2の記憶回路に対して行われているか否かを判断し、同じ前記第1の記憶回路および前記第2の記憶回路に行われている場合に、次の前記画像ブロックを書き込む前記第1の記憶回路および前記第2の記憶回路を切り替える書き込み制御回路とを有する画像処理装置。

IPC (3件)：

G09G 5/00 ,  G09G 5/391 ,  H04N 7/01

FI (2件)：

H04N 7/01 Z ,  G09G 5/00 520 V

Fターム (11件)：

5C063BA20 ,  5C063CA38 ,  5C082BA41 ,  5C082BB26 ,  5C082BC19 ,  5C082CA84 ,  5C082CB01 ,  5C082DA64 ,  5C082DA65 ,  5C082MM04 ,  5C082MM10