特許
J-GLOBAL ID：200903024149287720
パワーオンリセツト回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平3-226366
公開番号（公開出願番号）：特開平5-048014
出願日： 1991年08月13日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 MOSトランジスタのオフ状態とオン状態の抵抗値の変化を利用し、電源投入後、素子が安定した状態となる電源電圧でリセット信号を発生するパワーオンリセット回路において、従来の回路では電源変動などにより再度リセット信号を出力するという誤動作が生じやすかったため、誤動作しにくい回路とする。【構成】 MOSトランジスタ1と2および抵抗器3で生じる電圧Vbを電圧比較器6の第1の入力端子に入力し、抵抗器4と5で生じる電圧Vaを電圧比較器6の第2の入力端子に入力し、VbとVaの電位差が反転したところでリセット解除の出力を送出し、この出力によりMOSトランジスタ9(10)をオフ状態からオン状態にし、Vbを電源電圧側へ、Vaを接地電位側へ移動させ、電源変動などにより誤動作が生じにくい回路構成にした。
請求項（抜粋）：
ゲートとドレインを接続した第1のMOSトランジスタのソースは、ゲートとドレインを接続した第2のMOSトランジスタのドレインに接続され、前記第2のMOSトランジスタのソースと第1の抵抗器の第1の端子とを電圧比較器の第1の入力端子に接続し、第2の抵抗器の第1の端子と第3の抵抗器の第1の端子と第3のMOSトランジスタのドレインとを前記電圧比較器の第2の入力端子に接続し、前記第1のMOSトランジスタのドレインとゲートと前記第2の抵抗器の第2の端子は電圧源に接続し、前記第1の抵抗器の第2の端子と前記第3の抵抗器の第2の端子と前記第3のMOSトランジスタのソースを接地し、前記電圧比較器の出力と前記第3のMOSトランジスタのゲートを出力端子に接続したことを特徴とするパワーオンリセット回路。
IPC (3件)：
H01L 27/06
, G06G 7/14
, H03K 17/22
