特許
J-GLOBAL ID：200903024220197974
画像描画装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-247073
公開番号（公開出願番号）：特開平11-086029
出願日： 1997年09月11日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 フレームバッファ用の二次元描画回路をZバッファ用の設定回路に流用でき、Zバッファの高速設定処理とコスト低減とを両立することができる画像描画装置を提供する。【解決手段】 同一メモリバッファ240上にフレームバッファ220とZバッファ230を設け、メモリ制御回路250によって各バッファ220、230に選択的にアクセスする。二次元描画回路200には、描画用ピクセルバイト数設定レジスタ302を設け、アクセスするバッファ220、230の1ピクセルあたりのバイト数を設定する。また、描画用先頭アドレス設定レジスタ304を設けて、アクセスするバッファ220、230に応じた先頭アドレスを設定する。これらレジスタの設定によって、二次元描画回路200のメモリアドレス演算部330で、各バッファ220、230で共通の座標演算を行う。
請求項（抜粋）：
表示装置の表示画面に対応する表示用データを格納するフレームバッファと、前記フレームバッファに特定の二次元画像を描画するための座標演算を行う二次元描画回路と、前記フレームバッファに対して三次元描画を行うための奥行きデータを格納するZバッファと、前記Zバッファに格納された奥行きデータに基づいて前記フレームバッファに三次元描画を行う三次元直線描画回路とを有する画像描画装置において、前記フレームバッファおよびZバッファの各領域を同一物理メモリ上に設定するとともに、各バッファへのアクセスを制御するメモリ制御回路と、前記二次元描画回路の座標演算における1画素あたりのビット数を前記フレームバッファの描画データに対応するビット数または前記Zバッファの奥行きデータに対応するビット数に変更するビット数変更手段とを設け、前記二次元描画回路の座標演算における1画素あたりのビット数を前記ビット数変更手段で変更することにより、前記フレームバッファへの描画と前記Zバッファへの奥行きデータの設定とを前記二次元描画回路の座標演算によって選択的に行うようにした、ことを特徴とする画像描画装置。
IPC (5件)：
G06T 15/40
, G09G 5/20
, G09G 5/36 510
, G09G 5/36 530
, G09G 5/36
G06F 15/72 420
, G09G 5/20
, G09G 5/36 510 V
, G09G 5/36 530 E
, G09G 5/36 530 M
