特許

J-GLOBAL ID：200903024262285601

半導体装置

発明者： 笠井 直記
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-138601
公開番号（公開出願番号）：特開平10-335601
出願日： 1997年05月28日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 パターン設計を煩雑にすることなく、位置ズレに対する余裕を大きくして生産性を向上させる。【解決手段】 チップが複数のアレイ部104に分割されており、少なくとも一部のアレイ部104間の境界にデコーダ回路部(Xデコーダ102、Yデコーダ103)が形成されている。デコーダ回路部102、103を介して隣り合うアレイ部104の、第2の領域(センスアンプ部122、サブワードドライブ部123、クロス部122)内のパターン(F字で表示)は、デコーダ回路部102、103を中心として実質的に線対称に配列されている。全てのアレイ部104において、第1の領域(メモリセル部122)内のパターン(P字で表示)は全て同一方向に配列されている。

請求項（抜粋）：

チップが繰り返しパターンによって構成された複数のアレイ部に分割され、少なくとも一部のアレイ部間の境界に半導体メモリを構成するデコーダ回路部が配設されている半導体装置において、前記各アレイ部が、前記パターンが2次元マトリクス状に配列されている第1の領域と、該第1の領域の外周を取り囲むように形成されている第2の領域とからなり、前記デコーダ回路部を介して隣り合う前記アレイ部の、前記第2の領域内の前記パターン同士が、前記デコーダ回路部を中心として実質的に線対称に配列されており、全ての前記アレイ部において前記第1の領域内の前記パターンは全て同一方向に配列されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 681 E ,  H01L 27/10 621 Z ,  H01L 27/10 681 B