特許

J-GLOBAL ID：200903024314377925

マルチプロセッサシステム

発明者： 村上 祥基
出願人/特許権者： 株式会社日立製作所
代理人 (3件)： 小川 勝男 ,  田中 恭助 ,  佐々木 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-369865
公開番号（公開出願番号）：特開2004-199579
出願日： 2002年12月20日
公開日（公表日）： 2004年07月15日
要約：

【課題】単一のマルチプロセッサシステム上で複数のOSを稼動させる計算機システムにおいて、キャッシュアクセス処理能力の低下、ネットワーク負荷の増加を防ぐことができるキャッシュ一致制御を提供する。【解決手段】プロセッサとノードと共有メモリが相互結合網を介して接続されたマルチプロセッサシステムにおいて、システム管理ソフトウェアにより複数の論理区画(LPAR)を設定可能であり、各LPARにマルチプロセッサの資源の一部を割り当てられ、各LPARで個別にOSが稼動され得、各ノードには、キャッシュ一致制御回路と、LPAR内の資源が存在するノードを識別できる情報をノード内の各プロセッサまたは各IOデバイス毎に格納するレジスタを有し、共有メモリをアクセスする際、キャッシュ一致制御回路は、レジスタに参照して、プロセッサとメモリ領域を共有するプロセッサまたはIOデバイスがあるノードに対してキャッシュ一致制御を行なう。【選択図】 図1

請求項（抜粋）：

夫々キャッシュメモリを持つ複数のプロセッサ及びIOデバイスを有する複数のノードと、共有メモリとが相互結合網に接続して構成され、これらのプロセッサ又はIOデバイスは複数の論理区画に分割され、夫々の論理区画毎に個別のOSが稼動され得るマルチプロセッサシステムにおいて、 各ノードには、プロセッサ又はIOデバイスからの共有メモリへのアクセス要求に関連して、キャッシュメモリの内容の一致性を判断するキャッシュ一致制御回路と、 同じ論理区画内のプロセッサ又はIOデバイスが存在するノードを識別する情報を該ノード内のプロセッサまたはIOデバイス毎に記憶するレジスタと、を有し、 プロセッサまたはIOデバイスが共有メモリをアクセスする際にキャッシュ一致制御を必要とする場合、該キャッシュ一致制御回路は、該レジスタに格納している識別情報を参照して、該プロセッサまたは該IOデバイスとメモリ領域を共有する同じ論理区画内のプロセッサまたはIOデバイスがあるノードに対してキャッシュ一致制御を行なうようにすることを特徴とするマルチプロセッサシステム。

IPC (5件)：

G06F12/08 ,  G06F9/46 ,  G06F15/16 ,  G06F15/167 ,  G06F15/177

FI (8件)：

G06F12/08 531B ,  G06F12/08 523C ,  G06F12/08 551Z ,  G06F9/46 350 ,  G06F15/16 640A ,  G06F15/16 645 ,  G06F15/167 A ,  G06F15/177 682J

Fターム (17件)：

5B005JJ01 ,  5B005KK03 ,  5B005KK14 ,  5B005MM01 ,  5B005PP05 ,  5B005PP11 ,  5B045BB28 ,  5B045BB29 ,  5B045BB30 ,  5B045DD02 ,  5B045DD12 ,  5B045DD13 ,  5B045EE03 ,  5B098AA03 ,  5B098HH01 ,  5B098HH04 ,  5B098HH07