特許

J-GLOBAL ID：200903024320334383

半導体チップの実装体とそれを用いた表示装置

発明者： 今村 陽一
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-114027
公開番号（公開出願番号）：特開2000-340754
出願日： 1991年04月23日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 回路セルと入力又は出力電極とが対をなすアレイ構造において、配線スペースの広げずに配線インピーダンスのバラツキを抑制し、各入力又は出力特性の均一化を実現した半導体装置の提供。【解決手段】 LCD駆動半導体集積回路30において、シフトレジスタ回路部3の各段がチップ30の周辺領域側に作り込まれて、ドライバ回路部7の段がチップの中心線L1 側に作り込まれている。各ビットの信号電極81 〜8N はドライバ回路部に隣接した中心線L1 に沿うX方向帯状領域33に形成され、出力電極8i+1 〜8N は千鳥状に配列されている。出力電極8i ,8i+1 同士はY方向にオーバーラップ部分を持つためチップの幅を抑制できる。ドライバ回路部7に対し給電すべき電源電圧VH 〜V5 の電源配線36〜40は内側領域の出力電極81 〜8N の周りに1巡回した閉ループ接続であり、互いにクロスしないので配線インピーダンスの均一化による表示コントラストのむらを抑制できる。

請求項（抜粋）：

実質的に同一の回路構成の複数のセルからなる回路セルアレイを有し、各セルに関して外部との電気的接続を得る固有の電極を対として持った半導体装置において、該回路セルアレイが半導体チップの周縁領域とその内側領域に形成された上記電極の列とに挟まれた非周縁領域に実質的に作り込まれてなることを特徴とする回路セルアレイを備えた半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  G02F 1/1345 ,  G02F 1/136 ,  H01L 21/82

FI (4件)：

H01L 27/04 E ,  G02F 1/1345 ,  G02F 1/136 ,  H01L 21/82 P