改良型冗長センスアンプ制御を有する半導体メモリ

発明者：
出願人/特許権者：
代理人 (1件)：小橋一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-014797
公開番号（公開出願番号）：特開平6-203592
出願日： 1993年02月01日
公開日（公表日）： 1994年07月22日
要約：

【要約】 (修正有)【目的】主メモリアレイが複数個のブロックの形態に配列されまた複数個の冗長列を有し、その各冗長列をブロックの一つの列と置換することでアクセス時間の延長を減少する。【構成】冗長列は、冗長列デコーダで選択され、各々はアドレスが書込まれる一組のアドレスヒューズを有し、それに応答して関連する冗長列が選択される。冗長センスアンプの各々は選択された冗長列と関連し、各々が、アドレス信号の伝搬の前に、検知動作をすべく制御される。受取ったメモリアドレスが冗長センスアンプと関連する冗長列デコーダ内にプログラムされている値のいずれとも一致しない場合は、検知動作が終了される。従って冗長メモリセルをアクセスするための時間は著しく減少又は除去される。各冗長センスアンプの結合は、冗長マルチプレクサにより制御され、マルチプレクサは冗長列選択信号を受取り選択時に関連するセンスアンプと通信状態とされるべきか否かを表わすヒューズを有する。

請求項（抜粋）：

メモリを有する集積回路において、主アレイの形態で配列した複数個の主メモリセルが設けられており、供給されるアドレス信号に応答して主メモリセルをアクセスする手段が設けられており、複数個の冗長メモリセルを有する冗長メモリアレイが設けられており、プログラムされた値に対応して供給されるアドレス信号に応答して冗長メモリセルを選択する冗長デコーダが設けられており、選択した冗長メモリセルの状態を検知し且つそれを前記メモリの出力端へ送給する冗長読取手段が設けられており、前記冗長読取手段はイネーブル信号を受取るべく結合された制御入力端を有しており、メモリアクセスサイクルの開始に応答して前記イネーブル信号を発生するイネーブル回路が設けられている、ことを特徴とする集積回路。

IPC (2件)：

G11C 29/00 301 , G11C 11/413

引用特許：

審査官引用 (20件)

特開平1-125799
特開平1-125799
特開平1-125799

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