半導体集積回路装置

発明者： ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-076844
公開番号（公開出願番号）：特開平7-050342
出願日： 1983年03月25日
公開日（公表日）： 1995年02月21日
要約：

【要約】【目的】本発明は従来技術の欠点を除去し、低消費電力,高速動作が可能な半導体集積回路装置を提供することを目的とする。【構成】複数のデジタル論理機能回路ブロックのうち少なくとも1つはCMOSブロックであり、少なくとも他の1つはBi-MOSブロックであり、さらに他の少なくとも1つは上記CMOSブロックと上記Bi-MOSブロックとを有する組み合わせブロックであって、上記CMOSブロックは、上記Bi-MOSブロックの遅延時間より小さい負荷領域に用いられ、上記Bi-MOSブロックは、上記CMOSブロックの遅延時間より小さい負荷領域に用いられ、上記CMOSブロックと上記Bi-MOSブロックが混在して配置されている半導体集積回路装置。【効果】低消費電力・高速動作を達成する半導体集積回路装置を提供できる。

請求項（抜粋）：

1つの半導体チップ上に、デジタル信号を入力し、上記デジタル信号の論理演算を行い、デジタル信号を出力するデジタル論理機能回路ブロックを複数有する半導体集積回路装置であって、上記デジタル論理機能回路ブロックのうち少なくとも1つはCMOSトランジスタ回路で構成されるCMOSブロックであり、上記デジタル論理機能回路ブロックのうち少なくとも他の1つは出力部がバイポーラトランジスタで構成され、上記出力部を駆動する駆動部がMOSトランジスタで構成されるBi-MOSブロックであり、上記デジタル論理機能回路ブロックのうち少なくとも1つは上記CMOSブロックと上記Bi-MOSブロックとを有する組み合わせブロックであって、上記組み合わせブロックは上記CMOSブロックからのCMOS出力信号と上記Bi-MOSブロックからのBi-MOS出力信号の少なくとも2つの出力信号を出力し、上記CMOSブロックは、上記Bi-MOSブロックの遅延時間より小さい負荷領域に用いられ、上記Bi-MOSブロックは、上記CMOSブロックの遅延時間より小さい負荷領域に用いられ、上記CMOSブロックと上記Bi-MOSブロックが混在して配置されていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 21/82 , H01L 21/8249 , H01L 27/06 , H03K 19/08

FI (2件)：

H01L 21/82 D , H01L 27/06 321 J

引用特許：

審査官引用 (2件)

特開昭59-175748
特開昭57-212827

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