特許

J-GLOBAL ID：200903024383815004

半導体装置

発明者： 小森 浩 ,  高見 秀司
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-232116
公開番号（公開出願番号）：特開平5-074797
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】サージ電圧印加などによる熱的な破壊を防止する。【構成】N形半導体基板表面に形成されたラテラルPNPトランジスタのエミッタ部を高濃度の第1のP形導電層1と前記第1のP形導電層1を包み込むように半導体基板内部まで深く拡散した低濃度の第2のP形導電層2とで構成し、前記ラテラルPNPトランジスタのコレクタ部を高濃度の第3のP形導電層3a,3bと前記第3のP形電導層3a,3bの少なくとも前記エミッタに面する接合部を包み込むように半導体基板内部まで深く拡散した低濃度の第4のP形導電層4a,4bとで構成した。

請求項（抜粋）：

N形半導体基板表面に形成されたラテラルPNPトランジスタのエミッタ部を高濃度の第1のP形導電層と前記第1のP形導電層を包み込むように半導体基板内部まで深く拡散した低濃度の第2のP形導電層とで構成し、前記ラテラルPNPトランジスタのコレクタ部を高濃度の第3のP形導電層と前記第3のP形導電層の少なくとも前記エミッタに面する接合面を包み込むように半導体基板内部まで深く拡散した低濃度の第4のP形導電層とで構成したことを特徴とする半導体装置。

IPC (6件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 23/522 ,  H01L 23/556 ,  H01L 23/60 ,  H01L 23/62

FI (2件)：

H01L 29/72 ,  H01L 27/06 101 P

引用特許：

審査官引用 (1件)

• 特開平3-203265