特許

J-GLOBAL ID：200903024392369343

半導体記憶装置

発明者： 北川 信孝 ,  中田 繁治 ,  安藤 和正 ,  花谷 真吾
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-330423
公開番号（公開出願番号）：特開平5-166383
出願日： 1991年12月13日
公開日（公表日）： 1993年07月02日
要約：

【要約】 (修正有)【目的】 動作の高速化、低消費電力化及び誤動作防止を図る。【構成】 ワ-ド線WLの電位にしたがってインバ-タの相互接続点とビット線1とを導通制御するトランスファゲ-トN0 を備えるメモリセル2、並びに入力端と出力端が相互接続されたインバ-タの第1の出力端SDと第2の出力端/SDとの間を導通制御するイコライズ手段P3 、出力端SDとビット線1とを導通制御するセンスゲ-ト手段P4 、及びインバ-タとインバ-タの一方の電源との間を導通制御するセンス開始手段N3 を備えるセンスアンプ3を有し、トランスファゲ-トN0 を導通状態として所定時間T1経過後センスゲ-ト手段P4 を非導通状態とし、その後所定時間T2経過後トランスファゲ-トN0 を非導通状態とし、同じく所定時間T3経過後センス開始手段N3 を導通状態とする。ディスチャージ用トランジスタを備えたメモリセルの場合も、同様タイミング制御する。

請求項（抜粋）：

互いの入力端と出力端が相互接続された2つのインバ-タからなる記憶回路と、ワ-ド線の電位にしたがって前記インバ-タの一方の相互接続点とビット線とを導通制御するトランスファゲ-トを備えてなるメモリセルと、互いの入力端と出力端が相互接続された2つのインバ-タと、前記インバ-タの第1の出力端と第2の出力端との間を導通制御するイコライズ手段と、前記インバ-タの第1の出力端と前記ビット線とを導通制御するセンスゲ-ト手段と、前記インバ-タとインバ-タの一方の電源との間を導通制御するセンス開始手段を備えてなるセンスアンプと、前記トランスファゲ-トを導通状態として所定時間T1経過後前記センスゲ-ト手段を導通状態から非導通状態とし、前記センスゲ-ト手段が非導通状態となり所定時間T2経過後前記トランスファゲ-トを導通状態から非導通状態とし、前記センスゲ-ト手段が非導通状態となり所定時間T3経過後前記センス開始手段を非導通状態から導通状態とするように、前記トランスファゲ-ト、前記センスゲ-ト手段及び前記センス開始手段を導通制御するタイミング制御手段とを有することを特徴とする半導体記憶装置。