特許

J-GLOBAL ID：200903024399311936

デバイス分離形成後にSi選択エピタキシャル堆積を使用する歪みSiCMOS構造の製造方法

発明者： カーン・リム
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-224086
公開番号（公開出願番号）：特開2002-094060
出願日： 2001年07月25日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】 高温処理ステップによって歪みSi層が悪影響を受けない歪みSiCMOSデバイスを提供すること。【解決手段】 基板表面上に緩和SiGe層を形成するステップと、前記緩和SiGe層内に分離領域およびウェル打込み領域を形成するステップと、前記緩和SiGe層上に歪みSi層を形成するステップとを含むステップで、歪みSiCMOS構造が形成される。これらの処理ステップは、歪みMOSFET構造を形成する際に、従来のゲート処理ステップと共に使用できる。

請求項（抜粋）：

その構造内に歪みSi層が形成されているCMOS構造を製造する方法であって、(a)基板の表面に緩和SiGe層を形成するステップと、(b)前記緩和SiGe層内に分離領域およびウェル打込み領域を形成するステップと、(c)前記緩和SiGe層の上に歪みSi層を形成するステップとを含む方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/786

FI (5件)：

H01L 29/78 301 B ,  H01L 27/08 321 C ,  H01L 29/78 618 E ,  H01L 29/78 618 Z ,  H01L 29/78 618 A

Fターム (84件)：

5F048AA08 ,  5F048AB03 ,  5F048AC03 ,  5F048BA02 ,  5F048BA14 ,  5F048BA15 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BG14 ,  5F048DA23 ,  5F110AA14 ,  5F110AA26 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF23 ,  5F110FF27 ,  5F110GG01 ,  5F110GG02 ,  5F110GG06 ,  5F110GG12 ,  5F110GG19 ,  5F110GG41 ,  5F110GG44 ,  5F110GG52 ,  5F110HJ13 ,  5F110HJ23 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F140AA08 ,  5F140AB03 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BA03 ,  5F140BA05 ,  5F140BA06 ,  5F140BA07 ,  5F140BA08 ,  5F140BA17 ,  5F140BB18 ,  5F140BC06 ,  5F140BC11 ,  5F140BC12 ,  5F140BC13 ,  5F140BD05 ,  5F140BD11 ,  5F140BE06 ,  5F140BE09 ,  5F140BF01 ,  5F140BF04 ,  5F140BF06 ,  5F140BF07 ,  5F140BF08 ,  5F140BF11 ,  5F140BF15 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG22 ,  5F140BG27 ,  5F140BG37 ,  5F140BG51 ,  5F140BG53 ,  5F140BK13 ,  5F140BK21 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08 ,  5F140CE07