特許

J-GLOBAL ID：200903024403276628

半導体集積回路装置と半導体メモリシステム

発明者： 野田 浩正 ,  青木 正和 ,  田中 均 ,  青木 英之
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-194849
公開番号（公開出願番号）：特開平11-024785
出願日： 1997年07月04日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 微小で高い精度の時間分解能を持つ遅延回路、半導体基板上に効率よく配置するとともに微小量で高い精度の時間分解能を持つ遅延信号を形成することができる格子状遅延回路を備えた半導体集積回路装置を提供する。高速でのデータ入出力を実現した半導体メモリシステムを提供する。【解決手段】 第1と第2の入力端子間に入力される2つの入力信号をカップリングさせるインピーダンス手段を設け、入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個用いて第1信号伝達方向と第2信号伝達方向に格子状に配置してなる格子状遅延回路を構成し、第1信号伝達方向において第1番目から最終番目までの各論理ゲート手段には入力クロック信号を上記第1信号伝達方向において順に遅延させて入力し、上記第2信号伝達方向において少なくとも最終段又1つ前であって、第1信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得る。

請求項（抜粋）：

第1と第2の入力端子間に、入力される2つの入力信号をカップリングさせるインピーダンス手段が設けられ、上記入力端子に供給される入力信号に対して反転させた出力信号を形成する論理ゲート手段を複数個備え、上記複数個の論理ゲート手段は、第1信号伝達方向と第2信号伝達方向に格子状に配置され、第1信号伝達方向おいて第1番目以外の第K番目とされ、第2信号伝達方向において第L段目に配置された論理ゲート手段KLの上記第1の入力端子には第1信号伝達方向において同じK番目とされ、第2信号伝達方向においてL-1段目とされた論理ゲート手段の出力信号又は第1段目の論理ゲート手段では入力クロック信号が供給され、上記論理ゲート手段KLの第2の入力端子には第1信号伝達方向において1つ前であるK-1番目とされ、第2信号伝達方向において同じL段目とされた論理ゲート手段の第1の入力端子に供給される入力信号が供給され、かつ、第1信号伝達方向において第1番目とされ、第2信号伝達方向においてL番目とされる論理ゲート手段の第2の入力端子には、第1信号伝達方向において最終段とされ、上記第2の信号伝達方向においてそれよりも前段とされた論理ゲート手段であって、それにおける第1の入力端子に供給される入力信号と同相の関係となる第1の入力端子に供給される入力信号が供給され、上記第2信号伝達方向において第1段目とされ、第1信号伝達方向において第1番目とされた論理ゲート手段の第1と第2の入力端子には、バッファ回路を構成する入力回路を通したクロック信号が供給され、第1信号伝達方向において第2番目から最終番目までの各論理ゲート手段の第1の入力端子に供給される上記入力クロック信号は、上記バッファ回路を構成する入力回路により上記第1信号伝達方向において順に遅延されたものであり、上記第2信号伝達方向において少なくとも最終段又1つ前であって、第1信号伝達方向に配列される複数の論理ゲート手段の出力端子から出力信号を得る格子状遅延回路を備えてなることを特徴とする半導体集積回路装置。

IPC (3件)：

G06F 1/10 ,  G11C 11/407 ,  H03K 5/13

FI (4件)：

G06F 1/04 330 A ,  H03K 5/13 ,  G11C 11/34 354 C ,  G11C 11/34 362 S