特許

J-GLOBAL ID：200903024415070472

半導体装置

発明者： 益本 昌幸
出願人/特許権者： 松下電器産業株式会社
代理人 (2件)： 宮井 暎夫 ,  伊藤 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2003-398354
公開番号（公開出願番号）：特開2005-157929
出願日： 2003年11月28日
公開日（公表日）： 2005年06月16日
要約：

【課題】 互いに非同期に動作する複数のCPUからメモリアクセスを行う装置では、メモリと非同期に動作するCPUとメモリの間のメモリアクセス信号の伝達を行うにあたり、伝達先のクロックに同期化させる制御が必要となるため、メモリアクセス時間が増加してしまう。【解決手段】 メモリ140と、互いに非同期に動作するCPU1、2と、CPU1と同期に動作するメモリI/F130と、CPU2と同期に動作するメモリI/F230と、CPU1、2からアクセス可能で、CPU1とCPU2のいずれによるメモリアクセスかを示す値を保持する切り替えレジスタ304と、切り替えレジスタ304の値に従ってメモリI/F130とメモリI/F130のメモリアクセス信号のうち一方を選択するセレクタ310と、切り替えレジスタ304の値に従ってクロックCLK101,102からメモリ140のクロックを選択するセレクタ320とを備える。【選択図】 図1

請求項（抜粋）：

メモリと、 第1のクロックに同期して動作する第1の論理回路と、 前記第1のクロックと非同期の第2のクロックに同期して動作する第2の論理回路と、 前記第1の論理回路と前記第2の論理回路からアクセス可能で、前記第1の論理回路によるメモリアクセスと前記第2の論理回路によるメモリアクセスとのうちいずれかのメモリアクセスを示す値を保持する切り替えレジスタと、 前記切り替えレジスタの値が前記第1の論理回路によるメモリアクセスを示すとき前記第1の論理回路のメモリアクセス信号を選択し、前記切り替えレジスタの値が前記第2の論理回路によるメモリアクセスを示すとき前記第2の論理回路のメモリアクセス信号を選択し、前記メモリへ出力する第1のセレクタと、 前記第1のクロックと前記第2のクロックを入力し、前記切り替えレジスタの値が前記第1の論理回路によるメモリアクセスを示すとき前記第1のクロックを選択し、前記切り替えレジスタの値が前記第2の論理回路によるメモリアクセスを示すとき前記第2のクロックを選択し、前記メモリのクロックとして出力する第2のセレクタとを備えた半導体装置。

IPC (3件)：

G06F12/00 ,  G06F15/16 ,  G06F15/78

FI (4件)：

G06F12/00 570A ,  G06F12/00 564C ,  G06F15/16 640B ,  G06F15/78 510A

Fターム (10件)：

5B045DD01 ,  5B045EE03 ,  5B060CC03 ,  5B060KA02 ,  5B060KA04 ,  5B062AA03 ,  5B062CC04 ,  5B062DD02 ,  5B062EE09 ,  5B062HH01

引用特許：

出願人引用 (1件)

• 特開昭55-72229号公報(第5頁、第1図)