特許
J-GLOBAL ID：200903024447350205
半導体不揮発性記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-169420
公開番号（公開出願番号）：特開平10-011984
出願日： 1996年06月28日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】多値データのページ読み出しおよびページプログラムを行うことのできる多値型の半導体不揮発性記憶装置を実現する。【解決手段】3本のビット線毎に組をなすビット線群Bm1 〜Bm3 で共有した3個の共有データラッチ回路SAm1 〜SAm3 と、ビット線群の任意の1本のビット線を選択し複数プログラム状態に対応した3種類のページ読み出しデータまたはページプログラムデータをSAm1 〜SAm3 にラッチし順次選択ワード線一括に行うページ読み出し手段VR1〜VR3及びページプログラム手段VPW1〜VPW3と、SAm1 〜SAm3 にラッチされた3種類のページ読み出しデータを2ビットのデジタルデータに変換して出力するデータ変換出力回路8と、プログラムすべき2ビットのデジタルデータを3種類のページプログラムデータに変換しSAm1 〜SAm3 にシフト転送するデータ変換回路9を有する。
請求項（抜粋）：
行列状に配置され、電荷蓄積部に蓄積された荷電量に応じてしきい値電圧が変化するメモリトランジスタを有し、接続されたワード線とビット線への印加電圧に応じて前記メモリトランジスタのしきい値電圧を遷移させて1個のメモリトランジスタに少なくともNが2以上のNビットのデジタルデータを記録するために、各メモリトランジスタが1レベルの消去状態と少なくともMが3以上のMレベルの複数プログラム状態を有する半導体不揮発性記憶装置であって、各読み出しビット線毎に設けられたデータラッチ回路を少なくともM本の読み出しビット線毎に組をなす読み出しビット線群で共有した少なくともM個の共有データラッチ回路と、前記読み出しビット線群の任意の1本のビット線を選択して選択ワード線一括にページ読み出しを行い、当該ページ読み出しデータを前記M個の共有データラッチ回路の任意の1個にラッチして行うページ読み出し手段と、前記Mレベルの複数プログラム状態のそれぞれに対応して設定されたMレベルの複数読み出し判定レベルを有し、当該Mレベルの複数読み出し判定レベルのすべての読み出し判定レベルに対して順番に前記ページ読み出しを行い、当該M種類のページ読み出しデータを前記M個の共有データラッチ回路にラッチして行う複合的ページ読み出し手段と、前記M個の共有データラッチ回路にラッチされたM種類のページ読み出しデータを、Nビットのデジタルデータに変換して出力するデータ変換出力回路とを備えた半導体不揮発性記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 308
, G11C 17/00 520 A
