特許
J-GLOBAL ID：200903024518858736
演算装置とアドレス発生装置及びプログラム制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
斉藤 勲
公報種別：公開公報
出願番号（国際出願番号）：特願平6-220806
公開番号（公開出願番号）：特開平7-271554
出願日： 1994年08月24日
公開日（公表日）： 1995年10月20日
要約：
【要約】【目的】 演算回路を演算するデータの有効桁のみ動作させて演算回路とその入力および出力レジスタの消費電力を低減する。【構成】 レジスタ制御部10がX及びYレジスタ5、6に対し有効桁のビットのみを記憶するように指示して、加算器7の有効桁以外のビットの値を変化させず、また演算制御部11が加算器7に対し有効桁の演算に必要ない部分へのキャリーの伝搬を禁止して、加算器7において有効桁の演算に必要ない部分の全加算器を動作させず、さらにレジスタ制御部10がレジスタ8に対して有効桁のビットのみを記憶するように指示して、演算結果の有効桁以外のビットを変化させないようにする。
請求項（抜粋）：
データの演算処理を行う演算手段と、該演算手段の有効桁を記憶する演算語長記憶部と、該演算語長記憶部に接続され、前記有効桁の演算に必要ない部分の前記演算手段の動作を禁止する制御手段とを備え、有効桁のみ演算することを特徴とする演算装置。
IPC (2件)：
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