特許

J-GLOBAL ID：200903024522103839

乗算回路

発明者： 後藤 源助
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-264871
公開番号（公開出願番号）：特開平5-108308
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 乗算回路に関し、ハードウェア量を削減すると共に、乗算回路の動作を高速化することを目的とする。【構成】 変形N次のブースのアルゴリズムおよび符号拡張を補正処理によリ避ける方式を用いるディジタル乗算回路であって、該符号補正のための『1』加算を各部分積の上位N桁に対して行った信号を対応する各桁の部分積ビット信号として生成し、該生成信号を当該桁の他の部分積ビット信号と加算することにより、各桁の和信号および桁上げ信号を生成するように構成する。

請求項（抜粋）：

変形N次のブースのアルゴリズムおよび符号拡張を補正処理によリ避ける方式を用いるディジタル乗算回路であって、該符号補正のための『1』加算を各部分積の上位N桁に対して行った信号を対応する各桁の部分積ビット信号として生成し、該生成信号を当該桁の他の部分積ビット信号と加算することにより、各桁の和信号および桁上げ信号を生成するようにしたことを特徴とする乗算回路。