特許

J-GLOBAL ID：200903024543067581

半導体試験方法および半導体テストシステム

発明者： 深 沢 義 人
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-013365
公開番号（公開出願番号）：特開2000-214217
出願日： 1999年01月21日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】 単位占有面積当りの生産性が高く、実効稼働率に優れた半導体テストシステムおよび半導体試験方法を提供する。【解決手段】 直列に接続されたN個のテストユニットを含む半導体テストシステム1において、第1段から第(N-1)段の中間試験工程用に、分類部Smcと良品整列部Smdとを有する中間テストユニットSm1〜Sm(n-1)を備え、第N段の試験工程用に分類部Sc1〜Scnを有する最終テストユニットSlを備え、中間試験において不良品と判定した半導体装置は、分類部Smcで搬送キャリア6から逐次除去し、良品と判定した半導体装置は、良品整列部Smdにより良品で満載される搬送キャリア6の数量が最大となり、かつ、先順序で搬送される搬送キャリア6が優先的に良品の半導体装置で満載されるように、搬送キャリア6間で再配置して次段の試験工程に搬出する。

請求項（抜粋）：

複数の半導体装置を複数の試験用基板に装着し、この試験用基板を連続するN(Nは2以上の自然数)段の試験工程に順次搬送し、前記半導体装置の電気的特性を試験してその良否を判定する半導体試験方法であって、第1段から第(N-1)段までの試験工程において、不良品と判定した前記半導体装置は前記試験用基板から逐次除去し、良品と判定した前記半導体装置はこの良品で満載される前記試験用基板の数量が最大となるように前記試験用基板間で良品の前記半導体装置を再配置して次の試験工程に搬出する半導体試験方法。

IPC (2件)：

G01R 31/26 ,  H01L 21/66

FI (2件)：

G01R 31/26 Z ,  H01L 21/66 G

Fターム (14件)：

2G003AA07 ,  2G003AF05 ,  2G003AF06 ,  2G003AG11 ,  2G003AH01 ,  2G003AH04 ,  4M106AA04 ,  4M106BA14 ,  4M106CA60 ,  4M106CA62 ,  4M106CA70 ,  4M106DG03 ,  4M106DG28 ,  4M106DJ26