特許

J-GLOBAL ID：200903024648711648

エラー検出コード発生方法および装置

発明者： 鶴田 英世
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-117465
公開番号（公開出願番号）：特開2000-305798
出願日： 1999年04月26日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 回路規模を削減し、複数のセクタフォーマットに対応可能なエラー検出コード発生方法および装置を実現する。【解決手段】 システム制御装置103を用いて、ヘッダとEDCの転送をソフトウェアにより制御し、従来例よりヘッダFIFOとFIFO制御装置を除いた小規模な回路構成にできる。さらに、バス制御装置104が、バッファメモリ107に書き込まれるメインデータ間に一定の間隔を空ける機能を備えることにより、ヘッダ,メインデータ,EDCの順番に制約されずにバッファメモリ107に格納することが可能となり、メインデータ間の間隔を変更することにより複数のセクタフォーマットに対応することができる。

請求項（抜粋）：

ホストコンピュータからセクタ中のメインデータを受け取り、セクタ中のヘッダとメインデータに対するエラー検出コードを生成し、ヘッダとメインデータとエラー検出コードとをメモリへ格納する際に、現在のセクタのヘッダを生成し、前記ヘッダに対するエラー検出コードを計算する第1のステップと、前記ホストコンピュータから現在のセクタのメインデータを先入れ先出し手段が受け取りこの受け取ったメインデータを前記メモリへ格納する処理と並行して、前記メインデータに対するエラー検出コードの計算と、次のセクタのヘッダの生成と、現在のセクタのヘッダの前記メモリへの格納とを実行する第2のステップと、既に計算した現在のセクタのヘッダとメインデータに対するエラー検出コードを前記メモリへ格納すると共に、次のセクタのヘッダに対するエラー検出コードを計算する第3のステップとを含み、前記第2および第3のステップを繰り返し、前記メモリにメインデータを格納する際にメインデータ間のアドレスに一定の間隔を空けることを特徴とするエラー検出コード発生方法。

IPC (6件)：

G06F 11/10 330 ,  G06F 12/16 320 ,  G11B 20/18 512 ,  G11B 20/18 544 ,  G11B 20/18 572 ,  G11B 20/18

FI (6件)：

G06F 11/10 330 L ,  G06F 12/16 320 F ,  G11B 20/18 512 E ,  G11B 20/18 544 A ,  G11B 20/18 572 C ,  G11B 20/18 572 F

Fターム (10件)：

5B001AA01 ,  5B001AA03 ,  5B001AB01 ,  5B001AD04 ,  5B001AE02 ,  5B018GA02 ,  5B018HA14 ,  5B018MA16 ,  5B018PA01 ,  5B018QA16