特許
J-GLOBAL ID：200903024653098229
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平3-287635
公開番号（公開出願番号）：特開平5-129516
出願日： 1991年11月01日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 ベース基板5の実装面上に半導体ペレットが実装される半導体装置において、実装密度を高め、動作速度の高速化を図り、歩留まりを高める。【構成】 前記半導体装置において、ベース基板5の実装面上にバイポーラトランジスタ(単一能動素子)を主体に構成される論理回路システムを有する半導体ペレット1を塔載し、この半導体ペレット1の論理回路システム上に、この論理回路システムの能動素子と異なる相補型MISFET(単一能動素子)を主体に構成される記憶回路システムを有する半導体ペレット3を、その記憶回路システムと半導体ペレット1の論理回路システムとが対向する状態で塔載し、前記半導体ペレット1の論理回路システム、半導体ペレット3の記憶回路システムの夫々をバンプ電極10を介在して電気的に接続する。
請求項（抜粋）：
ベース基板の実装面上に半導体ペレットが実装される半導体装置において、前記ベース基板の実装面上に単一能動素子を主体に構成される第1回路を有する第1半導体ペレットを塔載し、この第1半導体ペレットの第1回路上に、この第1回路の能動素子と異なる他の単一能動素子を主体に構成される第2回路を有する第2半導体ペレットを、その第2回路と第1半導体ペレットの第1回路とが対向する状態で塔載し、前記第1半導体ペレットの第1回路、第2半導体ペレットの第2回路の夫々をバンプ電極を介在して電気的に接続したことを特徴とする半導体装置。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
