特許
J-GLOBAL ID：200903024717907932
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-223227
公開番号（公開出願番号）：特開2003-037187
出願日： 2001年07月24日
公開日（公表日）： 2003年02月07日
要約：
【要約】【課題】 隣接する素子間の電気的な短絡が防止される半導体装置とその製造方法を提供する。【解決手段】 半導体基板1上にストレージノードプラグ8が形成されている。シリコン酸化膜10にシリコン窒化膜16が形成されている。そのシリコン窒化膜16をマスクとしてシリコン酸化膜10にエッチングを施すことにより、ストレージノードプラグ8の表面を露出するストレージノード開口部11が形成され、その内部にストレージノード17a、キャパシタ誘電体膜19およびセルプレート20を含むキャパシタ12が形成されている。
請求項（抜粋）：
半導体基板の主表面に形成された導電領域と、前記半導体基板上に形成され、所定のエッチング特性を有する第1絶縁膜と、前記第1絶縁膜に形成され、前記導電領域の表面を露出する開口部と、前記開口部の側面上および底面上を少なくとも除く前記第1絶縁膜の表面上に形成され、前記第1絶縁膜とはエッチング特性の異なる第2絶縁膜と、前記開口部内に形成された導電層を含む所定の素子とを備えた、半導体装置。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD24
, 5F083AD48
, 5F083LA12
, 5F083LA16
, 5F083MA06
, 5F083MA16
, 5F083MA17
, 5F083NA01
, 5F083NA08
, 5F083PR10
