特許

J-GLOBAL ID：200903024748045254

論理回路

発明者： 松村 隆資
出願人/特許権者： 三菱電機エンジニアリング株式会社 ,  三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-062151
公開番号（公開出願番号）：特開平5-268010
出願日： 1992年03月18日
公開日（公表日）： 1993年10月15日
要約：

【要約】【目的】 インバータゲート9,10等のロジック回路固有の性能に関係なく遅延時間を一定に設定することができ、しかもICチップ面積を節減しつつ遅延時間を充分長くすることができる遅延回路を得る。【構成】 論理入力121を遅延する遅延回路100を、論理入力の立ち下がり時Td を基準として、定電流ic による遅延用コンデンサ7の充電を行ってアナログ電圧122を発生する電圧発生回路110と、該アナログ電圧を増幅するアナログ増幅トランジスタ108とから構成し、上記アナログ増幅出力123により遅延回路後段の論理ゲート111を駆動するようにした。

請求項（抜粋）：

複数の論理ゲートと、所定の論理ゲート間に設けられ、論理入力を所定時間遅延して出力する遅延回路とを有する論理回路において、上記遅延回路を、定電流を発生する回路を有し、上記論理入力の反転時を基準として上記定電流を積分し、その積分値に応じたアナログ電圧を発生する電圧発生回路と、上記アナログ電圧を入力とし、これを所定の増幅率で増幅して出力するアナログ増幅素子とから構成し、上記遅延回路後段の論理ゲートを上記アナログ増幅出力により駆動するようにしたことを特徴とする論理回路。