特許

J-GLOBAL ID：200903024784902520

バイアス回路

発明者： 桝岡 秀昭 ,  黒田 明雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-323480
公開番号（公開出願番号）：特開平7-183747
出願日： 1993年12月22日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】この発明の目的は、差動増幅器、ミキサ回路に大レベルの入力信号が入った時、動作電流の増加を防止することが可能なバイアス回路を提供する。【構成】差動増幅器11は差動対を構成するトランジスタQ1、Q2を有している。電圧安定化回路21はトランジスタQ1、Q2と入力信号対動作電流の特性が等しいトランジスタQ21、Q22、キャパシタC21、これらに定電流を供給する定電流源I2を有している。トランジスタQ1のベースに大レベルの入力信号INが入ると、定電流源I2によって駆動されるトランジスタQ21、Q22の動作に応じてキャパシタC21が充放電することにより、差動増幅器11のトランジスタQ1、Q2のベース電位が安定化され、差動増幅器11に流れる動作電流の増加を防止する。

請求項（抜粋）：

第1の差動対を構成し入力信号が供給されるトランジスタの各ベースにそれぞれベースが接続され、第2の差動対を構成するトランジスタと、この第2の差動対を構成するトランジスタに定電流を供給する定電流源と、この定電流源及び前記第2の差動対を構成するトランジスタのコレクタに一端が接続され、第2の差動対を構成するトランジスタの動作に応じて充放電され、前記第1の差動対を構成するトランジスタのベース電位を下げるキャパシタとを具備することを特徴とするバイアス回路。