特許

J-GLOBAL ID：200903024817974866

半導体装置およびその製造方法

発明者： 北澤 雅志
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2005-165816
公開番号（公開出願番号）：特開2006-339597
出願日： 2005年06月06日
公開日（公表日）： 2006年12月14日
要約：

【課題】ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ること。【解決手段】半導体基板と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備える。【選択図】 図1

請求項（抜粋）：

半導体基板と、 前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、 前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、 前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、 前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、 を備えることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28

FI (2件)：

H01L29/78 301P ,  H01L21/28 301S

Fターム (53件)：

4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD37 ,  4M104DD43 ,  4M104DD84 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F140AA02 ,  5F140AA14 ,  5F140BA01 ,  5F140BC06 ,  5F140BD04 ,  5F140BD11 ,  5F140BD13 ,  5F140BF01 ,  5F140BF08 ,  5F140BF42 ,  5F140BG08 ,  5F140BG14 ,  5F140BG20 ,  5F140BG28 ,  5F140BG30 ,  5F140BG34 ,  5F140BG39 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK25 ,  5F140BK29 ,  5F140BK30 ,  5F140BK34 ,  5F140BK38 ,  5F140BK39 ,  5F140CB04 ,  5F140CC03 ,  5F140CE07 ,  5F140CF00 ,  5F140CF04