特許

J-GLOBAL ID：200903024847816769

半導体集積回路の試験装置

発明者： 川口 邦彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-028300
公開番号（公開出願番号）：特開平5-223903
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：

【要約】【目的】 本発明は半導体集積回路の試験結果を効率良く得るようにした試験装置に関し、使用ピンを格別増加させることなくデバイスの特性を観測し、必要な半導体集積回路の試験のできる試験装置を提供することを目的とする。【構成】 半導体集積回路1-1,1-2 〜の出力側に接続した試験装置において、該試験装置は半導体集積回路1-1,1-2 〜が通常動作しているときは電気的にオフ状態とされ、試験時には電気的にオン状態とされるスイッチング素子10-1,10-2 〜と、該スイッチング素子10-1,10-2 の動作を制御する信号を供給するための制御信号端子8,9とを具備し、各スイッチング素子10-1,10-2 〜の一方端は半導体集積回路の出力端と、且つ他方端は隣接半導体集積回路の入力端と接続して構成し、各半導体集積回路の出力に後続して隣接する半導体集積回路の入力信号端子において、当該半導体集積回路の試験結果を取り出すことで構成する。

請求項（抜粋）：

半導体集積回路(1-1)(1-2)〜の出力側に接続した試験装置において、該試験装置は半導体集積回路(1-1)(1-2)〜が通常動作しているときは電気的にオフ状態とされ、試験時には電気的にオン状態とされるスイッチング素子(10-1)(10-2)〜と、該スイッチング素子(10-1)(10-2)〜の動作を制御する信号を供給するための制御信号端子(8)(9)とを具備し、各スイッチング素子(10-1)(10-2)〜の一方端は前記半導体集積回路の出力端と、且つ他方端は隣接半導体集積回路の入力端と接続して構成し、各半導体集積回路の出力に後続して前記隣接する半導体集積回路の入力信号端子において、当該半導体集積回路の試験結果を取り出すことを特徴とする半導体集積回路の試験装置。

IPC (2件)：

G01R 31/28 ,  G01R 31/26