特許

J-GLOBAL ID：200903024848404618

半導体装置の製造方法

発明者： 大島 知之
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 亀谷 美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-029307
公開番号（公開出願番号）：特開平11-214411
出願日： 1998年01月27日
公開日（公表日）： 1999年08月06日
要約：

【要約】【課題】 MESFETのゲート抵抗を低下させることが可能な半導体装置の製造方法を提供する。【解決手段】 GaAs基板100の活性層102上にAlから成るゲート電極形成用パターン104を形成した後,ゲート電極形成用パターン104とフォトレジストパターン106をマスクとしてイオン注入し,n+領域108を形成する。フォトレジストパターン106を除去後,全面にSiO2膜層110を形成し,SiO2膜層110を被覆するフォトレジスト層112を形成する。ゲート電極形成用パターン104の上部が露呈するまで,フォトレジスト層112とSiO2膜層110のエッチングレートが同一となる条件でそれらをエッチングする。フォトレジスト層112を除去し,ゲート電極形成用パターン104をHClにより選択的に除去した後,露呈した活性層102上に低抵抗金属のAu層から成るゲート電極114を形成する。

請求項（抜粋）：

半導体基板に形成された活性層上にゲート電極形成用パターンを形成する工程と;前記ゲート電極形成用パターンの形成面に所定厚みの絶縁膜層を形成する工程と;前記絶縁膜層を覆うように全面にフォトレジスト層を形成した後に,前記ゲート電極形成用パターンの上部が露呈するまで,前記フォトレジスト層と前記絶縁膜層のエッチングレートが略同一となる条件で,前記フォトレジスト層と前記絶縁膜層をエッチングする工程と;残余の前記フォトレジスト層と前記ゲート電極形成用パターンを選択的に除去する工程と;露呈した前記活性層上に低抵抗金属層から成るゲート電極を形成する工程と;を含むことを特徴とする,半導体装置の製造方法。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/41

FI (2件)：

H01L 29/80 F ,  H01L 29/44 Z