特許

J-GLOBAL ID：200903024856435042

薄膜トランジスタの製造方法

発明者： 布施 マリオ
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 田中 隆秀 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-233418
公開番号（公開出願番号）：特開平6-013611
出願日： 1991年09月12日
公開日（公表日）： 1994年01月21日
要約：

【要約】 (修正有)【目的】 ゲート電極とドレイン電極との間に均一なオフセット長が得られる薄膜トランジスタの製造方法を提供すること。【構成】 シリコンアイランド2′のゲート電極4に平面図で重なる部分の外側にソース電極部2sおよびドレイン電極部2dを形成し、その後、前記ゲート電極4にエネルギービームを照射してゲート電極の平面形状を収縮させる。または、前記シリコンアイランド2′の前記レジストパターンと平面図で重なる部分の外側にソース電極部2sおよびドレイン電極部2dを形成するとともに、前記ゲート電極膜をオーバエッチングして前記レジストバターンよりも小さく形成する。

請求項（抜粋）：

ソース電極部、ドレイン電極部およびそれらを接続するチャネル領域から構成された島状の電極形成半導体層と、この島状の電極形成半導体層の上にゲート絶縁膜を介して形成されたゲート電極とを備えた薄膜トランジスタの製造方法において、前記島状の電極形成半導体層形成用のシリコンアイランド上にゲート絶縁膜を形成し、その上にゲート電極を形成してから、前記ゲート電極をマスクにして前記シリコンアイランドに不純物イオンを注入することにより前記電極形成半導体層を形成し、その後、前記ゲート電極にエネルギービームを照射して前記ゲート電極の平面形状を収縮させることを特徴とする薄膜トランジスタの製造方法。

IPC (2件)：

H01L 29/784 ,  H01L 27/12