特許

J-GLOBAL ID：200903024868677696

半導体装置及びその製造方法

発明者： 新井 晴輝 ,  高木 洋介 ,  大畑 有
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-136866
公開番号（公開出願番号）：特開平6-326320
出願日： 1993年05月15日
公開日（公表日）： 1994年11月25日
要約：

【要約】【目的】 オン抵抗の低い高性能な電力用MOSFETとその制御回路とを高集積化できる半導体装置及びその製造方法を提供する。【構成】 電力用MOSFETは、半導体基板1上の半導体層2にトレンチが形成され、その内部にゲート酸化膜7を形成する。ゲート電極8のポリシリコンは、その中に充填される。一方、その制御回路部はトレンチ型の素子分離構造17で素子分離され、その分離領域内にバイポーラ素子などの制御回路が形成されている。トレンチゲートを有しているので、セル密度を高めても単位面積当たりオン抵抗が増大しない。また、トレンチ構造を利用しているので集積度も向上する。

請求項（抜粋）：

第1導電型半導体基板と、前記第1導電型半導体基板上に形成された第1導電型半導体層と、前記第1導電型半導体層に形成され、電力用半導体素子を有する第1導電型の第1の領域と、前記第1導電型半導体層に形成され、制御回路素子を有する第1導電型の第2の領域と、前記第1の領域の表面領域に形成された前記電力用半導体素子の第2導電型ベース領域と、前記第1の領域の表面領域に形成され、前記第2導電型ベース領域に囲まれた前記電力用半導体素子の第1導電型ソース領域と、前記第1導電型ソース領域内に形成され、前記第1導電型半導体層の主面からその内部において前記第2導電型ベース領域を貫通するゲート用トレンチと、前記ゲート用トレンチの側壁に形成された前記電力用半導体素子のゲート酸化膜と、前記ゲート用トレンチ内に形成され、前記ゲート酸化膜上に配置された前記電力用半導体素子のゲート電極と、前記第2の領域内又は前記第1導電型半導体基板と前記第2の領域との間に形成された第2導電型埋込み分離層と、少なくとも前記第1の領域と前記第2の領域との間に形成され、前記第1導電型半導体層の主面から前記第2導電型埋込み分離層に達する素子分離用トレンチとを備え、前記第2導電型埋込み分離層と前記素子分離用トレンチとで前記第1導電型半導体層の前記第2の領域を前記第1導電型半導体層の他の領域と分離することを特徴とする半導体装置。

IPC (5件)：

H01L 29/784 ,  H01L 21/76 ,  H01L 27/06 ,  H01L 21/331 ,  H01L 29/73

FI (4件)：

H01L 29/78 321 R ,  H01L 27/06 321 H ,  H01L 29/72 ,  H01L 29/78 321 C