特許
J-GLOBAL ID：200903024889016711
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-126349
公開番号（公開出願番号）：特開平11-330250
出願日： 1998年05月08日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 論理集積回路等の半導体装置の設計データの検証工程における工数の低減、設計期間の短縮を実現する。【解決手段】 論理設計、論理合成、レイアウト設計等を経て得られた実際のチップ上における素子の配置/接続状態を定義したレイアウトパターン情報102から、素子の接続情報データ103を抽出して手本情報と照合することで当該レイアウトパターン情報102にて実現される論理の検証を行うとき、接続情報データ103をチップ上の複数の領域A〜Cの各々に対応する複数の接続情報データ103a〜103cに分割し、各領域単位で接続情報データ中から冗長素子を除外する縮約処理を実行した後、チップ全体に対応する接続情報データ103’に統合して、チップ全体の手本情報との照合を行うことで、同一属性の素子の各領域A〜Cにおける縮約処理の過不足に起因する疑似エラーの発生を防止する。
請求項（抜粋）：
複数の回路要素を含む半導体ペレットが具備すべき論理仕様に応じて生成された設計データの検証工程を含む半導体装置の製造方法であって、前記半導体ペレットの全体に関する第1の設計データを、前記半導体ペレットの複数の領域の各々に対応する複数の第2の設計データに分割し、個々の前記領域毎の前記第2の設計データに対して、冗長な前記回路要素を除去する縮約処理を実行した後、複数の前記第2の設計データを併合して前記半導体ペレットの全体に関する第3の設計データを生成し、前記第3の設計データを、前記論理仕様に基づく手本情報と照合することにより、前記第1の設計データの正否を判定することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/82 T
, H01L 21/82 M
