特許
J-GLOBAL ID：200903024894452970
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-043504
公開番号（公開出願番号）：特開平10-242380
出願日： 1997年02月27日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 半導体装置の素子搭載基板にペレットを安価にかつ容易に高密度実装する。【解決手段】 積層配置される2つのペレット1と、1つのペレット1を収容可能な凹部2aが設けられかつ積層配置されるペレット1の各々の素子電極1aに対応するそれぞれのボンディングリード2bがペレット1相互に90°回転方向にずらして設けられた素子搭載基板2と、ペレット1の各々の素子電極1aと素子搭載基板2のボンディングリード2bとを電気的に接続するボンディングワイヤ3と、2つのペレット1とボンディングワイヤ3とその周辺部4とを樹脂6によって封止して形成した樹脂封止部5とからなり、素子搭載基板2上において2つのペレット1が積層配置されるとともに、下層側に配置されたペレット1が凹部2aに収容されている。
請求項（抜粋）：
複数のペレットを搭載してなる半導体装置であって、積層配置される複数の前記ペレットと、少なくとも1つの前記ペレットを収容可能な凹部が設けられ、かつ積層配置される前記ペレットの各々の素子電極に対応するそれぞれの基板電極が前記ペレット相互にずらして設けられた素子搭載基板とを有し、前記素子搭載基板上において複数の前記ペレットが積層配置されるとともに、複数の前記ペレットの各々の素子電極と前記素子搭載基板の前記基板電極とが電気的に接続され、かつ少なくとも最下層に配置された前記ペレットが前記凹部に収容されていることを特徴とする半導体装置。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
