特許
J-GLOBAL ID：200903024941664000
同期または非同期にクロック制御される処理ユニットを同期化する方法および回路装置
発明者：
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出願人/特許権者：
代理人 (5件)：
矢野 敏雄
, 山崎 利臣
, 久野 琢也
, アインゼル・フェリックス=ラインハルト
, ラインハルト・アインゼル
公報種別：公表公報
出願番号（国際出願番号）：特願2004-542283
公開番号（公開出願番号）：特表2006-512634
出願日： 2003年08月01日
公開日（公表日）： 2006年04月13日
要約：
冗長なシステムに対しては、ロックステップ動作モードで動作する同じに構成されたプロセッサボードが多重に設けられる。ロックステップシステムを実現するための基本的な前提は、ボードに含まれるすべてのコンポーネント、すなわちCPU,チップセット、メインメモリなどの確定的な特性である。ここで確定的な特性とは、これらのコンポーネントにより、エラーがなければ、これらのコンポーネントが同じ時点に同じ刺激を受ける場合、同じ時点に同じ結果が得られるということである。さらに確定的な特性は、クロック同期化されたインタフェースを使用することを前提としている。非同期のインタフェースはシステムにおいて多くの場合、ある程度の時間的な不正確さを発生させ、これにより、このシステムのクロック同期された全体特性を保持することができない。しかしながらそれにもかかわらずロックステップ動作を実行できるようにするため、本発明では、同じ命令列を処理しかつ同期または非同期にクロック供給される同じまたは異なる冗長の処理ユニット(PRO0,PRO1)を同期化する方法が設けられ、ここでこれは公知のソフトウェアによる解決手段とは異なり、ハードウェアで実現される。本発明によれば、処理ユニット(PRO0,PRO1)の外部に向かって作用するトランザクションを使用して、上記の処理ユニット(PRO0,PRO1)に割り当てられた素子(EQ0,EQ1)により、これらの処理ユニット(PRO0,PRO1)を同期化する。ここでこの同期化は、すべての処理ユニットの命令実行が目下のトランザクションに到達するまで、割り当てられた素子により処理ユニットをそれぞれ遅延することによって行われる。
請求項（抜粋）：
同じ命令列を処理しかつ同期または非同期にクロック制御される、同じまたは相異なる冗長の処理ユニット(PRO0,PRO1)を同期化する方法において、
該処理ユニット(PRO0,PRO1)に割り当てられた素子(EQ1,EQ2)によって、該処理ユニット(PRO0,PRO1)の外部に向かって作用するトランザクションを使用して処理ユニット(PRO0,PRO1)を同期化し、
ここですべての処理ユニットの命令実行が目下のトランザクションに到達するまで、前記処理ユニットを前記の割り当てられた素子によってそれぞれ待ち状態に移行させることによって当該の同期化を行うことを特徴とする、
同期または非同期にクロック制御される処理ユニット(PRO0,PRO1)を同期化する方法。
IPC (1件)：
FI (2件)：
G06F11/18 310F
, G06F11/18 310E
5B034AA05
, 5B034BB15
, 5B034CC01
, 5B034DD05
, 5B034DD06
