特許
J-GLOBAL ID：200903024942699354
パケツト交換方式
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平3-286033
公開番号（公開出願番号）：特開平5-130142
出願日： 1991年10月31日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 パケットの出力順序制御に要する遅延およびそのハードウェアを低減する。【構成】 パケット順序整列回路100はスイッチ回路から出力されたパケットを各スイッチ回路対応のパケットメモリ101-1,101-2に蓄積し、各パケットメモリ101-1,101-2の蓄積パケット数が全て1以上の場合もしくは蓄積パケット数が0であるパケットメモリ101-1,101-2に対応するスイッチ回路内に該当するパケット順序整列回路に出力されるべきパケットが存在しない場合もしくは記憶回路102に記憶されているタイムスタンプと等しいタイムスタンプを持つパケットがパケットメモリ101-1,101-2に蓄積されている場合にパケットのタイムスタンプの順序に従ってパケットをパケットメモリ101-1,101-2から出力する。
請求項（抜粋）：
複数の入力ポートと複数の出力ポートを持ち、前記入力ポートから入力するパケットをパケットのアドレス情報が示す前記出力ポートに出力するパケット交換方式において、パケット振り分け手段と、交換手段と、パケット順序整列手段とを備え、前記パケット振り分け手段は、前記入力ポート対応に設置され、1本の入力線と複数の出力線を持ち、前記1本の入力線が前記入力ポートに接続されており、複数の出力線から1本の出力線を順次選択し、前記入力ポートから入力してくるパケットに入力時刻情報を示すタイムスタンプを付与した後、出力線に接続されている前記交換手段へ出力し、前記交換手段は、複数の入力線と複数の出力線を持ち、前記複数の入力線は各々、異なる前記パケット振り分け手段の出力線と接続されており、パケットのアドレス情報を検知し、同一出力線行きのパケットを入力された順序に従って、この順序を入れ替えることなく出力線に出力し、前記パケット順序整列手段は、前記各出力ポート対応に設置され、複数の入力線と1本の出力線を持ち、前記複数の入力線は各々、異なる前記交換手段の出力線と接続され、前記1本の出力線は出力ポートに接続され、さらに前記パケット順序整列手段は、前記複数の交換手段から出力されるパケットを各交換手段毎に設置されているパケット蓄積手段と、このパケット蓄積手段から最後に前記出力ポートへ出力されたパケットのタイムスタンプを記憶するタイムスタンプ記憶手段を有し、各交換手段毎に設置されている蓄積手段に蓄積されているパケットの数がすべて1以上の場合、もしくは蓄積されているパケットの数が0である蓄積手段に対応する交換手段内に該当するパケット順序整列手段に出力されるべきパケットが存在しない場合、もしくは前記タイムスタンプ記憶手段に記憶されているタイムスタンプの値と等しいタイムスタンプが付与されているパケットが前記パケット蓄積手段に蓄積されている場合に、前記蓄積手段に蓄積されているパケットの中で、前記入力ポートから最も早く入力したパケットを出力ポートに出力することを特徴とするパケット交換方式。
FI (2件)：
H04L 11/20 102 A
, H04L 11/20 102 Z
