特許

J-GLOBAL ID：200903024974716641

フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用のバンク選択回路

発明者： ティアオ-ウア・クオ ,  笠 靖 ,  ナンシー・レオン ,  ジョニー・チェン ,  ミヒャエル・ファン・ブスキルク
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ,  富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公表公報
出願番号（国際出願番号）：特願2000-571461
公開番号（公開出願番号）：特表2002-525787
出願日： 1999年08月16日
公開日（公表日）： 2002年08月13日
要約：

【要約】フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用のバンク選択回路は、メモリ境界オプション(18)と、メモリ境界オプション(18)からメモリ区分指示信号を受け取るように接続されたバンク選択エンコーダ(2)と、バンク選択エンコーダ(2)からバンク選択コードを受け取るように接続されたバンク選択デコーダ(3)とを有する。デコーダ(3)は、メモリ・アドレスを受け取ると、当該メモリ・アドレスを指示するバンク選択出力信号を、選択されたメモリ区分境界に応じて同時動作フラッシュ・メモリ装置内の下位メモリ・バンクまたは上位メモリ・バンクに出力する。

請求項（抜粋）：

フレキシブル・バンク区分アーキテクチャを有する同時動作不揮発性メモリ装置用のバンク選択回路であって、 (a)複数の所定のメモリ区分境界から選択されたメモリ区分境界を指定し、該選択されたメモリ区分境界に基づいて区分境界指示信号を生成することができるメモリ境界オプションと、 (b)前記メモリ境界オプションに接続され、前記区分境界指示信号を受け取ったときに、前記選択されたメモリ区分境界におけるメモリの上位メモリ・バンク及び下位メモリ・バンクへの区分に基づいてバンク選択コードの複数のコード・ビットを生成することができるエンコーダと、 (c)前記エンコーダから前記バンク選択コードを受け取るように接続され、さらにメモリ・アドレスの複数のメモリ・アドレス・ビットを受け取るように接続され、該メモリ・アドレスが上位メモリ・バンクと下位メモリ・バンクのどちらに属するかを示すことができるバンク選択出力を有するデコーダと、 を具備するバンク選択回路。

IPC (4件)：

G11C 16/06 ,  G06F 12/00 597 ,  G06F 12/06 515 ,  G11C 16/02

FI (4件)：

G06F 12/00 597 U ,  G06F 12/06 515 C ,  G11C 17/00 633 A ,  G11C 17/00 601 Z

Fターム (5件)：

5B025AD00 ,  5B025AD01 ,  5B025AD02 ,  5B025AE00 ,  5B060AB12