特許
J-GLOBAL ID：200903024978717553
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-237798
公開番号（公開出願番号）：特開平10-084091
出願日： 1996年09月09日
公開日（公表日）： 1998年03月31日
要約：
【要約】【課題】 COB構造を有するDRAMにおいて、ビット線間に蓄積容量を接続するための接続孔位置を確保し、かつ、素子間の絶縁性が確保されるに十分な活性領域パターンとし、同時に浮遊容量の低減および微細加工に有利なビット線パターンとする。【解決手段】 ガルウィング形状の活性領域2bの角度を鈍角として活性領域2b間の最近接距離dを確保するとともに、活性領域2bの中央部の第1の半導体領域6a上にビット線BLに接続するための第1の接続孔の下層接続孔9aと、第1の接続孔の下層接続孔9a内にプラグ10aとを形成し、プラグ10aの真上の位置から活性領域2bの外側にオフセットLをもった位置に第1の接続孔の上層接続孔11aを形成する。さらに、第1の接続孔の上層接続孔11aを包含する包含パターンDBを有するビット線BLをその上層に形成する。
請求項（抜粋）：
半導体基板の主面に形成された素子分離領域と、前記素子分離領域に囲まれた左右対称型の活性領域の中央部に形成された第1の半導体領域、前記活性領域の両端部に形成された第2の半導体領域、および前記第1の半導体領域と前記第2の半導体領域との間に位置するチャネル領域上にゲート絶縁膜を介して形成されたワード線として機能するゲート電極を含み、前記第1の半導体領域を共通に有する2つの選択用MISFETと、前記半導体基板および前記ゲート電極上に形成された絶縁膜に開口された第1の接続孔を介して前記第1の半導体領域に接続されるビット線と、前記絶縁膜に開口された第2の接続孔を介して前記第2の半導体領域に接続される蓄積容量とをそのメモリセル領域に含むDRAMを有する半導体集積回路装置であって、前記ビット線に接する第1の接続孔の上面は、前記第1の半導体領域に対して、前記半導体基板の水平方向にオフセットを有することを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 681 B
, H01L 21/90 C
, H01L 27/10 621 C
