特許

J-GLOBAL ID：200903024980557946

中央処理装置及び該中央処理装置の消費電力低減方法

発明者： 砂流 博志
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-050666
公開番号（公開出願番号）：特開2000-250666
出願日： 1999年02月26日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 制御対象の待機中は、CPUに流入又は流出する不要な電流を抑止することによって低消費電力を実現することができる中央処理装置及び該中央処理装置の消費電力低減方法を提供する。【解決手段】 本発明の中央処理装置104は、抵抗器R1〜R3を介して電源電圧にプルアップされ、電源112、第1制御対象113及び第2制御対象114に夫々接続された電源制御信号端子106、第1制御信号端子107及び第2制御信号端子108を備えている。この中央処理装置104では、電源112、第1制御対象113及び第2制御対象114が待機状態になったときに制御信号端子106〜108をハイインピーダンス状態に設定するフラグ切替え手段111を備える。

請求項（抜粋）：

抵抗器を介して電源電圧にプルアップされ、制御対象に接続された制御信号端子を備えた中央処理装置において、前記制御対象が待機状態になったときに前記制御信号端子をハイインピーダンス状態に設定する設定手段を備えることを特徴とする中央処理装置。

IPC (4件)：

G06F 1/32 ,  G06F 1/04 301 ,  G06F 15/78 510 ,  G06F 15/78

FI (4件)：

G06F 1/00 332 A ,  G06F 1/04 301 C ,  G06F 15/78 510 P ,  G06F 15/78 510 E

Fターム (16件)：

5B011EA08 ,  5B011EB03 ,  5B011EB06 ,  5B011LL11 ,  5B011LL12 ,  5B011LL13 ,  5B011MA02 ,  5B062AA05 ,  5B062EE06 ,  5B062EE07 ,  5B079AA10 ,  5B079BA02 ,  5B079BB04 ,  5B079BB10 ,  5B079BC01 ,  5B079DD01